F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイド

ダウンロード PDF
ID 683287
日付 12/13/2021
Public
ドキュメント目次
ドキュメント目次 x
1. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドについて 2. クイック・スタート・ガイド 3. F-Tile Serial Lite IVデザイン例の詳しい説明 4. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザー ガイドのアーカイブ 5. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴
2. クイック・スタート・ガイド x
2.1. デザイン例のブロック図 2.2. ハードウェアとソフトウェアの要件 2.3. デザインの生成 2.4. デザインのコンパイルとシミュレーション 2.5. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリー構造
3. F-Tile Serial Lite IVデザイン例の詳しい説明 x
3.1. 機能 3.2. デザイン例のコンポーネント 3.3. シミュレーション 3.4. ハードウェア・テスト 3.5. エラー処理 3.6. リンク・デバッグ・シーケンス 3.7. F-Tile Serial Lite IV IPツールキット
3.2. デザイン例のコンポーネント x
3.2.1. トラフィック・ジェネレーター 3.2.2. トラフィック・チェッカー 3.2.3. DCFIFO
3.3. シミュレーション x
3.3.1. 基本モードのシミュレーション結果 3.3.2. フルモードのシミュレーション結果
3.7. F-Tile Serial Lite IV IPツールキット x
3.7.1. ツールキットのセットアップと実行 3.7.2. ツールキットGUIの設定
1. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドについて
2. クイック・スタート・ガイド
3. F-Tile Serial Lite IVデザイン例の詳しい説明
4. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザー ガイドのアーカイブ
5. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴

2.3.2. ディレクトリー構造

インテルQuartus Prime開発ソフトウェア・プロ・エディションは、以下のフォルダーにデザイン例のファイルを生成します。
  • <user_defined_design_example_directory>/ed_sim
  • <user_defined_design_example_directory>/ed_synth

次の図では、デザイン例用に生成されたファイルを含むディレクトリーを示しています。

図 5. インテルAgilexF-Tile Serial Lite IVデザイン例のディレクトリー構造
表 5.  デザイン例で生成されたディレクトリーとファイルの説明
ディレクトリー/ファイル 説明
ed_sim/tb_components テストベンチ・ファイルを含むディレクトリー。
ed_sim/common すべてのシミュレーターの .tcl スクリプトを含むディレクトリー。

ed_sim/cadence

ed_sim/mentor

ed_sim/xcelium

ed_sim/synopsys/vcs

シミュレーション・スクリプトを含むディレクトリー。これらのディレクトリーは、シミュレーターの作業領域としても機能します。

シンプレックスTx/Rxモードの場合、

ed_sim/seriallite4_tx_0

ed_sim/seriallite4_rx_0

デュプレックス・モードの場合、

ed_sim/seriallite4_dup 		デザイン例のシミュレーションのソースファイルを含むディレクトリー。

ed_sim/seriallite4_tx_0.ip

ed_sim/seriallite4_rx_0.ip

ed_sim/seriallite4_dup.ip

ed_sim/seriallite4_system_pll.ip

デザインのIP-XACT表現。
ed_synth/seriallite_iv_streaming_demo.qpf インテル® Quartus® Primeプロ・エディションのプロジェクト・ファイル。
ed_synth/seriallite_iv_streaming_demo.qsf インテル® Quartus® Primeプロ・エディション設定ファイル。
ed_synth/seriallite_iv_streaming_demo.sdc Synopsys Design Constraints (SDC) ファイル。
ed_synth/src デザイン例の合成可能なコンポーネントを含むディレクトリー。
ed_synth/src/seriallite_iv_streaming_demo.v デザイン例のトップレベルHDL。

ed_synth/demo_control

合成可能な各コンポーネントのディレクトリー。Demo ManagementモジュールやDemo Controlモジュールなど、プラットフォーム・デザイナーで生成されたIPを含みます。
関連情報
レベル 2 の表題