2.1. デザイン例のブロック図

F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイド

ダウンロード PDF

ID 683287

日付 12/13/2021

バージョン 21.4-3.0.0

Public

2.1. デザイン例のブロック図

図 2. インテルAgilexデザイン例のハイレベルブロック図

表 3. デザイン例のコンポーネント
コンポーネント	説明
F-Tile Serial Lite IV Intel® FPGA IP	このデザイン例のF-Tile Serial Lite IV Intel® FPGA IPでは、次の機能を備えたストリーミングまたはパケット転送モードをサポートします。 FHTトランシーバー・タイプの場合、レーンあたり56.1 Gbps、最大4つのPAM4レーンレーンあたり28.05 Gbps、最大4つのNRZレーン FGTトランシーバー・タイプの場合、レーンあたり22 Gbps～58 Gbps、最大12のPAM4レーンレーンあたり10 Gbps～28.05 Gbpsで、デュプレックス・デザインでは最大16NRZレーン、シンプレックス・デザインではシングルレーン F-Tile Serial Lite IV Intel® FPGA IPは、トラフィック・ジェネレーターからデータを受け取り、送信用にデータをフォーマットします。 F-Tile Serial Lite IV Intel® FPGA IPは、リンクからデータを受信し、ヘッダーを取り除き、解析用にトラフィック・チェッカーに送信します。インテルQuartus® Prime開発ソフトウェア・プロ・エディションのパラメーター・エディターを使用して、IPを生成します。
システムコンソール	システムコンソールは、ユーザーフレンドリーなインターフェイスを提供するインテル® Quartus® Primeツールです。ファーストレベルのデバッグを行い、また、IP、トラフィック・ジェネレーター、およびチェッカーのステータスを監視を行います。
デモ・コントロール	デモ・コントロール・モジュールは、トランシーバーのリコンフィグレーションとデモ管理インターフェイスに接続された、 Avalon® メモリーマップド・パイプライン・ブリッジで構成されています。このデザインは、システムコンソールのデバッグ用にJTAGマスター、パラレル入出力 (PIO)、およびISSP (In-system Source and Probe) モジュールもインスタンス化します。
デモ管理	デモ管理モジュールは、制御およびステータスレジスター (CSR) を実装して、デザイン動作を制御および監視し、動作中に発生したエラーをログに記録します。
ユーザークロック - IOPLL	インテルAgilex Fタイルデバイスの場合、デザイン例ではIOPLLを使用してユーザークロックを生成し、データをF-Tile Serial Lite IV IPに送信します。このデザインは、`iopll_ref_clk` クロック信号をIOPLLリファレンス・クロックとして使用して、クロック・ジェネレーターに接続します。重要: `iopll_ref_clk` は、`pll_refclk` と同じ周波数で、同じクロックモジュールから取得する必要があります。
トラフィック・ジェネレーター	トラフィック・ジェネレーターは、リンクがデータを正しく送信していることを検証するために、確定的な形式でトラフィックを生成します。
トラフィック・チェッカー	トラフィック・チェッカーは、検査を実行して、受信データが予想された形式であることを検証します。
デュアルクロックFIFO (DCFIFO)	DCFIFOブロックは、データ・ストリーミングを処理し、異なるクロックドメイン間で交差するクロックの信号を制御します。
システムPLL	システムPLLは、F-Tile Serial Lite IV DuplexおよびSimplexモジュールを駆動し、`iopll_ref_clk` クロック信号と同じ周波数で駆動されます。