AN 822: インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン

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ID 683340
日付 4/10/2020
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ドキュメント目次
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1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン
1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン x
1.1. 移行に関する考慮事項 1.2. ソフトウェア移行ガイドライン 1.3. 仕様の比較 1.4. データのセットアップとホールドにおけるタイミングスラックの評価 1.5. Arria® V、 Cyclone® V、 Stratix® VデバイスにおけるEPCQからEPCQ-Aへの移行方法 1.6. Cyclone® Vから Cyclone® V QSデバイスへの移行に関するリファレンス・マニュアル 1.7. AN 822: インテルFPGAコンフィグレーション・デバイスの移行ガイドライン改訂履歴
1.2. ソフトウェア移行ガイドライン x
1.2.1. IPコアの互換性 1.2.2. プログラミング・ファイルの互換性 1.2.3. IPコアおよびプログラミング・ファイルの移行ガイドライン 1.2.4. EPCQ-Aデバイスに向けたソフトウェア・サポート
1.2.3. IPコアおよびプログラミング・ファイルの移行ガイドライン x
1.2.3.1. IPコアの再生成に関するガイドライン 1.2.3.2. プログラミング・ファイルの再生成に関するガイドライン
1.3. 仕様の比較 x
1.3.1. 動作条件 1.3.2. タイミング仕様 1.3.3. 操作コード 1.3.4. ピン情報 1.3.5. パッケージ寸法 1.3.6. ステータスレジスター
1.3.2. タイミング仕様 x
1.3.2.1. 読み出し動作のタイミング 1.3.2.2. 書き込み動作のタイミング
1.3.4. ピン情報 x
1.3.4.1. 8ピンSOICデバイスのピン情報 1.3.4.2. 16ピンSOICデバイスのピン情報
1.3.5. パッケージ寸法 x
1.3.5.1. 8ピンSOICデバイスのパッケージ寸法 1.3.5.2. 16ピンSOICデバイスのパッケージ寸法
1.3.6. ステータスレジスター x
1.3.6.1. セクター保護
1.5. Arria® V、 Cyclone® V、 Stratix® VデバイスにおけるEPCQからEPCQ-Aへの移行方法 x
1.5.1. アクティブシリアル (AS) コンフィグレーション・スキームに向けたボード・デザイン・ガイドライン
1.5.1. アクティブシリアル (AS) コンフィグレーション・スキームに向けたボード・デザイン・ガイドライン x
1.5.1.1. IBISシミュレーション例 1.5.1.2. DCLKでのRCネットワーク追加例 1.5.1.3. DCLKにおけるバッファーの追加例 1.5.1.4. 100 MHzの動作でのDCLK信号のシミュレーション 1.5.1.5. 100-MHzで動作するDCLKに向けたトレース伝播遅延に関する推奨事項
1.5.1.2. DCLKでのRCネットワーク追加例 x
1.5.1.2.1. DCLKリンクのシミュレーション例 1.5.1.2.2. DATAリンクのシミュレーション例 1.5.1.2.3. シミュレーション結果
1.5.1.3. DCLKにおけるバッファーの追加例 x
1.5.1.3.1. シミュレーション結果
1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン

1.4. データのセットアップとホールドにおけるタイミングスラックの評価

ASコンフィグレーション・スキームでは、FPGAはPOR後にコンフィグレーション・プロセスを開始します。コンフィグレーション・プロセス中、FPGAはデバイスIDの読み出し、通常の読み出し、一括消去などのフラッシュ操作コマンドを発行します。FPGAがコンフィグレーション・デバイスからデータを正しく読み出すことができることを確認する必要があります。これは、セットアップ時間のtDSUおよびホールド時間のtDHが、それぞれのFPGAデバイスのデータシートで説明されている要件を満たしていることを確認することで行います。システムのtDSUおよびtDHを評価するには、次のガイドラインに従います。

図 7. FPGAとEPCQ-A間におけるボードトレースのブロック図他の種類のコンフィグレーション・デバイスまたはフラッシュをFPGAはサポートします。

データのセットアップにおけるタイミングスラックは、データの最小セットアップ時間であるtDSU以上にする必要があります。

tDCLK – (tBT_DCLK + tCLQV + tBT_DATA) ≥ tDSU

ホールドのタイミングスラックは、データの最小ホールド時間であるtDH以上にする必要があります。

tBT_DCLK + tCLQX + tBT_DATA ≥ tDH

  • tDCLK = DCLKサイクルの期間
  • tBT_DCLK = FPGAからEPCQ-AにおけるDCLKのボードトレース伝播遅延
  • tCLQV = クロックLowから有効な出力まで
  • tCLQX = 出力ホールド時間
  • tBT_DATA = EPCQ-AからFPGAにおけるDataのボードトレース伝播遅延
  • tDSU = FPGAに必要なデータの最小セットアップ時間
  • tDH = FPGAに必要なデータの最小ホールド時間
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