AN 822: インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン

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ID 683340
日付 4/10/2020
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ドキュメント目次
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1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン
1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン x
1.1. 移行に関する考慮事項 1.2. ソフトウェア移行ガイドライン 1.3. 仕様の比較 1.4. データのセットアップとホールドにおけるタイミングスラックの評価 1.5. Arria® V、 Cyclone® V、 Stratix® VデバイスにおけるEPCQからEPCQ-Aへの移行方法 1.6. Cyclone® Vから Cyclone® V QSデバイスへの移行に関するリファレンス・マニュアル 1.7. AN 822: インテルFPGAコンフィグレーション・デバイスの移行ガイドライン改訂履歴
1.2. ソフトウェア移行ガイドライン x
1.2.1. IPコアの互換性 1.2.2. プログラミング・ファイルの互換性 1.2.3. IPコアおよびプログラミング・ファイルの移行ガイドライン 1.2.4. EPCQ-Aデバイスに向けたソフトウェア・サポート
1.2.3. IPコアおよびプログラミング・ファイルの移行ガイドライン x
1.2.3.1. IPコアの再生成に関するガイドライン 1.2.3.2. プログラミング・ファイルの再生成に関するガイドライン
1.3. 仕様の比較 x
1.3.1. 動作条件 1.3.2. タイミング仕様 1.3.3. 操作コード 1.3.4. ピン情報 1.3.5. パッケージ寸法 1.3.6. ステータスレジスター
1.3.2. タイミング仕様 x
1.3.2.1. 読み出し動作のタイミング 1.3.2.2. 書き込み動作のタイミング
1.3.4. ピン情報 x
1.3.4.1. 8ピンSOICデバイスのピン情報 1.3.4.2. 16ピンSOICデバイスのピン情報
1.3.5. パッケージ寸法 x
1.3.5.1. 8ピンSOICデバイスのパッケージ寸法 1.3.5.2. 16ピンSOICデバイスのパッケージ寸法
1.3.6. ステータスレジスター x
1.3.6.1. セクター保護
1.5. Arria® V、 Cyclone® V、 Stratix® VデバイスにおけるEPCQからEPCQ-Aへの移行方法 x
1.5.1. アクティブシリアル (AS) コンフィグレーション・スキームに向けたボード・デザイン・ガイドライン
1.5.1. アクティブシリアル (AS) コンフィグレーション・スキームに向けたボード・デザイン・ガイドライン x
1.5.1.1. IBISシミュレーション例 1.5.1.2. DCLKでのRCネットワーク追加例 1.5.1.3. DCLKにおけるバッファーの追加例 1.5.1.4. 100 MHzの動作でのDCLK信号のシミュレーション 1.5.1.5. 100-MHzで動作するDCLKに向けたトレース伝播遅延に関する推奨事項
1.5.1.2. DCLKでのRCネットワーク追加例 x
1.5.1.2.1. DCLKリンクのシミュレーション例 1.5.1.2.2. DATAリンクのシミュレーション例 1.5.1.2.3. シミュレーション結果
1.5.1.3. DCLKにおけるバッファーの追加例 x
1.5.1.3.1. シミュレーション結果
1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン

1.3.6.1. セクター保護

表 16.  EPCS4およびEPCQ4Aデバイスのセクター保護の比較
注: 後方互換性の確保に向けて、TBビットを0に設定します。
ステータスレジスター EPCS4 EPCQ4A
TB BP2 BP1 BP0 保護セクター (8セクター)
x 0 0 0 なし なし
0 0 0 1 7 7
0 0 1 0 6-7 6-7
0 0 1 1 4-7 4-7
1 0 0 1 該当なし 0
1 0 1 0 該当なし 0-1
1 0 1 1 該当なし 0-3
x 1 x x すべて すべて
表 17.  EPCS16、EPCQ16、EPCQ16Aデバイスのセクター保護の比較
注: EPCS16からの移行における後方互換性の確保に向けて、TBビットを0に設定します。
ステータスレジスター EPCS16 EPCQ16 EPCQ16A
TB BP2 BP1 BP0 保護セクター (32セクター)
0 0 0 0 なし なし なし
0 0 0 1 31 31 31
0 0 1 0 30-31 30-31 30-31
0 0 1 1 28-31 28-31 28-31
0 1 0 0 24-31 24-31 24-31
0 1 0 1 16-31 16-31 16-31
0 1 1 0 すべて すべて すべて
0 1 1 1 すべて すべて すべて
1 0 0 0 該当なし なし なし
1 0 0 1 該当なし 0 0
1 0 1 0 該当なし 0-1 0-1
1 0 1 1 該当なし 0-3 0-3
1 1 0 0 該当なし 0-7 0-7
1 1 0 1 該当なし 0-15 0-15
1 1 1 0 該当なし すべて すべて
1 1 1 1 該当なし すべて すべて
表 18.  EPCQ32およびEPCQ32Aデバイスのセクター保護の比較
ステータスレジスター EPCQ32 EPCQ32A
TB BP2 BP1 BP0 保護セクター (64セクター)
0 0 0 0 なし なし
0 0 0 1 63 63
0 0 1 0 62-63 62-63
0 0 1 1 60-63 60-63
0 1 0 0 56-63 56-63
0 1 0 1 48-63 48-63
0 1 1 0 32-63 32-63
0 1 1 1 すべて すべて
1 0 0 0 なし なし
1 0 0 1 0 0
1 0 1 0 0-1 0-1
1 0 1 1 0-3 0-3
1 1 0 0 0-7 0-7
1 1 0 1 0-15 0-15
1 1 1 0 0-31 0-31
1 1 1 1 すべて すべて
表 19.  EPCS64、EPCQ64、EPCQ64Aデバイスのセクター保護の比較
注: EPCS64からの移行における後方互換性の確保に向けて、TBビットを0に設定します。
ステータスレジスター EPCS64 EPCQ64 EPCQ64A
TB BP2 BP1 BP0 保護セクター (128セクター)
0 0 0 0 なし なし なし
0 0 0 1 126-127 127 126-127
0 0 1 0 124-127 126-127 124-127
0 0 1 1 120-127 124-127 120-127
0 1 0 0 112-127 120-127 112-127
0 1 0 1 96-127 112-127 96-127
0 1 1 0 64-127 96-127 64-127
0 1 1 1 すべて 64-127 すべて
1 0 0 0 該当なし なし なし
1 0 0 1 該当なし 0 0-1
1 0 1 0 該当なし 0-1 0-3
1 0 1 1 該当なし 0-3 0-7
1 1 0 0 該当なし 0-7 0-15
1 1 0 1 該当なし 0-15 0-31
1 1 1 0 該当なし 0-31 0-63
1 1 1 1 該当なし 0-63 すべて
表 20.  EPCS128、EPCQ128、EPCQ128Aデバイスのセクター保護の比較
ステータスレジスター EPCS12824 EPCQ128 25 EPCQ128A25
TB BP2 BP1 BP0 保護セクター (64セクター)
0 0 0 0 なし なし なし
0 0 0 1 63 255 252～255
0 0 1 0 62-63 254-255 248-255
0 0 1 1 60-63 252-255 240-255
0 1 0 0 56-63 248-255 224-255
0 1 0 1 48-63 240-255 192-255
0 1 1 0 32-63 224-255 128-255
0 1 1 1 すべて 192-255 すべて
1 0 0 0 該当なし なし なし
1 0 0 1 該当なし 0 0-3
1 0 1 0 該当なし 0-1 0-7
1 0 1 1 該当なし 0-3 0-15
1 1 0 0 該当なし 0-7 0-31
1 1 0 1 該当なし 0-15 0-63
1 1 1 0 該当なし 0-31 0-127
1 1 1 1 該当なし 0-63 すべて
24 セクターあたり262144バイト (2 MB)
25 セクターあたり65536バイト (512 KB)
レベル 2 の表題