1.3.2.1. 読み出し動作のタイミング

AN 822: インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン

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ID 683340

日付 4/10/2020

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1.3.2.1. 読み出し動作のタイミング

表 6. EPCSおよびEPCQ-Aデバイスの読み出し動作におけるタイミング・パラメーター
記号	パラメーター	容量	最小値		最大値		単位
記号	パラメーター	容量	EPCS	EPCQ-A	EPCS	EPCQ-A	単位
f _RCLK	読み出しクロック周波数	すべて	—	—	20	50	MHz
f _RCLK	高速読み出しクロック周波数	すべて	—	—	40	100	MHz
t _CH	`DCLK`がHighの時間	4 Mb	11	4または6 ¹⁴	—	—	ns
t _CH	`DCLK`がHighの時間	その他すべて	11	3.4または9 ¹⁵	—	—	ns
t _CL	`DCLK`がLowの時間	4 Mb	11	4または6¹⁴	—	—	ns
t _CL	`DCLK`がLowの時間	その他すべて	11	3.4または9¹⁵	—	—	ns
t _ODIS	読み出し後の出力ディスエーブル時間	すべて	—	—	8	7	ns
t _nCLK2D / t_CLQV ¹⁶	クロックの立ち下がりエッジから`DATA`	4 Mb	—	—	8	8	ns
t _nCLK2D / t_CLQV ¹⁶	クロックの立ち下がりエッジから`DATA`	その他すべて	—	—	8	6	ns

表 7. EPCQおよびEPCQ-Aデバイスの読み出し動作におけるタイミング・パラメーター
記号	パラメーター	容量	最小値		最大値		単位
記号	パラメーター	容量	EPCQ	EPCQ-A	EPCQ	EPCQ-A	単位
f _RCLK	読み出しクロック周波数	すべて	—	—	50	50	MHz
f _RCLK	高速読み出しクロック周波数	すべて	—	—	100	100	MHz
t _CH	`DCLK`がHighの時間	すべて	4	3.4または9¹⁵	—	—	ns
t _CL	`DCLK`がLowの時間	すべて	4	3.4または9¹⁵	—	—	ns
t _ODIS	読み出し後の出力ディスエーブル時間	すべて	—	—	8	7	ns
t _nCLK2D / t_CLQV ¹⁶	クロックの立ち下がりエッジから`DATA`	すべて	—	—	7	6	ns

¹⁴ 通常の読み出しは4 ns、高速読み出しは6 nsです。

¹⁵ 通常の読み出しは3.4 ns、高速読み出しは9 nsです。

¹⁶ t _nCLK2DはEPCSおよびEPCQデバイスで使用され、t_CLQVはEPCQ-Aデバイスで使用されます。