AN 822: インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン

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ID 683340
日付 4/10/2020
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ドキュメント目次
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1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン
1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン x
1.1. 移行に関する考慮事項 1.2. ソフトウェア移行ガイドライン 1.3. 仕様の比較 1.4. データのセットアップとホールドにおけるタイミングスラックの評価 1.5. Arria® V、 Cyclone® V、 Stratix® VデバイスにおけるEPCQからEPCQ-Aへの移行方法 1.6. Cyclone® Vから Cyclone® V QSデバイスへの移行に関するリファレンス・マニュアル 1.7. AN 822: インテルFPGAコンフィグレーション・デバイスの移行ガイドライン改訂履歴
1.2. ソフトウェア移行ガイドライン x
1.2.1. IPコアの互換性 1.2.2. プログラミング・ファイルの互換性 1.2.3. IPコアおよびプログラミング・ファイルの移行ガイドライン 1.2.4. EPCQ-Aデバイスに向けたソフトウェア・サポート
1.2.3. IPコアおよびプログラミング・ファイルの移行ガイドライン x
1.2.3.1. IPコアの再生成に関するガイドライン 1.2.3.2. プログラミング・ファイルの再生成に関するガイドライン
1.3. 仕様の比較 x
1.3.1. 動作条件 1.3.2. タイミング仕様 1.3.3. 操作コード 1.3.4. ピン情報 1.3.5. パッケージ寸法 1.3.6. ステータスレジスター
1.3.2. タイミング仕様 x
1.3.2.1. 読み出し動作のタイミング 1.3.2.2. 書き込み動作のタイミング
1.3.4. ピン情報 x
1.3.4.1. 8ピンSOICデバイスのピン情報 1.3.4.2. 16ピンSOICデバイスのピン情報
1.3.5. パッケージ寸法 x
1.3.5.1. 8ピンSOICデバイスのパッケージ寸法 1.3.5.2. 16ピンSOICデバイスのパッケージ寸法
1.3.6. ステータスレジスター x
1.3.6.1. セクター保護
1.5. Arria® V、 Cyclone® V、 Stratix® VデバイスにおけるEPCQからEPCQ-Aへの移行方法 x
1.5.1. アクティブシリアル (AS) コンフィグレーション・スキームに向けたボード・デザイン・ガイドライン
1.5.1. アクティブシリアル (AS) コンフィグレーション・スキームに向けたボード・デザイン・ガイドライン x
1.5.1.1. IBISシミュレーション例 Arria® V、 Cyclone® V、 Stratix® Vデバイスに向けたIBISシミュレーションのセットアップ 1.5.1.2. DCLKでのRCネットワーク追加例 1.5.1.3. DCLKにおけるバッファーの追加例 1.5.1.4. 100 MHzの動作でのDCLK信号のシミュレーション 1.5.1.5. 100-MHzで動作するDCLKに向けたトレース伝播遅延に関する推奨事項
1.5.1.2. DCLKでのRCネットワーク追加例 x
1.5.1.2.1. DCLKリンクのシミュレーション例 1.5.1.2.2. DATAリンクのシミュレーション例 1.5.1.2.3. シミュレーション結果
1.5.1.3. DCLKにおけるバッファーの追加例 x
1.5.1.3.1. シミュレーション結果
1. インテル® FPGAコンフィグレーション・デバイスの移行ガイドライン

1.5.1.1. IBISシミュレーション例

このボードガイド・デザイン・ガイドラインでは、次のIBISシミュレーションを実行し、DCLK信号およびDATA信号で達成可能な最小遅延と最大遅延を見積もるためのトポロジーに関する推奨事項を提供しています。

次のIBISシミュレーション例では、DCLK信号でRCネットワークまたはバッファーをさらに追加し、FPGA26およびEPCQ-AのIBISモデルを使用しています。シミュレーション結果は、DCLKに追加された遅延が実際のFPGAのtDHおよびtDSU仕様を満たすのに十分であること、および信号品質に問題がないことを確認するために使用されます。

Arria® V、 Cyclone® V、 Stratix® Vデバイスに向けたIBISシミュレーションのセットアップ

  • 次のIBISシミュレーション例では、 Cyclone® V LVTTL-3.0V I/Oモデルが使用されています。
    • DCLK: lvttl30_ctnio_d12s1
    • DATA: lvttl30_ctnio_d8s1
  • Arria® V LVTTL-3.0V I/Oモデル
    • DCLK: lvttl30_ctio_d12s1
    • DATA: lvttl30_ctio_d8s1
  • Stratix® V LVTTL-3.3V I/Oモデル
    • DCLK: lvttl_ctnio_d12s1
    • DATA: lvttl_ctnio_d8s1
  • 表 22.   DCLKピンおよびDATAピンで使用されるRLCの値RLCの値は、パッケージのサイズによって異なる場合があります。
    ピン名 R (Ω) L (nH) C (pF)
    DCLK 252.71 2.26 1.07
    DATA 633.45 5.61 1.74
  • インテルEPCQ64ASI16Nモデルを使用
  • 3.3V ±5 %でのVCCを、FPGAおよびフラッシュデバイスの両方で使用
  • 50Ωのトレース・インピーダンスをもつ1インチのトレースを、標準的なFR4ボードで使用
  • シミュレーションは、Slow ICコーナーとFast ICコーナーの両方で実施

さらに、Hyperlynx IBISシミュレーションを使用して特定のリンクの影響を予測します。特定のリンクの遅延は、次の図に示すように、デフォルトのセットアップ (コンフィグレーション1) と実際のシステム・セットアップ (コンフィグレーション2) でシミュレーションされた遅延を比較する手法を使用し、正確に見積もることができます。この手法を実際に使用してASコンフィグレーションのタイミングを測定する方法は、次の章で説明されています。

図 8. シミュレーションされた遅延の比較
注: 次の図に示すように、50％の電圧レベルでの信号の遅延を測定する際は、電圧レベルの50％で電圧を測定することによってIBISシミュレーションは実行されています。測定は、電圧入力Highレベル (VIH ) または電圧入力Lowレベル (VIL ) で行うことができます。
図 9. 電圧レベルでの遅延測定
26 次のIBISシミュレーション例には、 Cyclone® V FPGAが使用されています。
レベル 2 の表題