Agilex™ 7 電源供給ネットワークのデザイン・ガイドライン

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ID 683393
日付 7/08/2024
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ドキュメント目次
ドキュメント目次 x
1. Agilex™ 7 電源供給ネットワークのデザイン・ガイドラインの概要 2. 電源供給の概要 3. ボード電源供給ネットワークの推奨事項 4. 複合電源供給レールのノイズ低減のためのボードLC推奨フィルター 5. 未使用タイルのPCB PDNデザイン・ガイドライン 6. PCB電源レールのPCB電圧レギュレーターの推奨事項 7. ボード電源供給ネットワークのシミュレーション 8. Agilex™ 7デバイスファミリーのPDNデザインの概要 9. Agilex™ 7電源供給ネットワークのデザイン・ガイドラインの改訂履歴
1. Agilex™ 7 電源供給ネットワークのデザイン・ガイドラインの概要 x
1.1. Agilex™ 7デバイスのデバイス・ガイドラインのステータス
2. 電源供給の概要 x
2.1. パワー・アーキテクチャー 2.2. レールマージ要件 2.3. 電源レール仕様 2.4. デカップリング・コンデンサーの推奨事項
2.1. パワー・アーキテクチャー x
2.1.1. 電力バジェット 2.1.2. パワーツリー
2.1.2. パワーツリー x
2.1.2.1. デバイスパッケージにPタイルとEタイルのみが含まれる Agilex™ 7デバイスに推奨されるパワーツリー 2.1.2.2. Agilex™ 7 AGIまたはAGF (Fタイルのみ、またはFタイルとRタイルの両方) のデバイスパッケージに推奨されるパワーツリー 2.1.2.3. Agilex™ 7 AGM (Fタイルのみ、またはFタイルとRタイルの両方) のデバイスパッケージに推奨されるパワーツリー
2.3. 電源レール仕様 x
2.3.1. 電源ネット 2.3.2. 電源レールの許容誤差 2.3.3. 電源ネットと過渡仕様
2.3.1. 電源ネット x
2.3.1.1. Agilex™ 7パッケージの電源ネットとサブシステムの詳細
2.4. デカップリング・コンデンサーの推奨事項 x
2.4.1. Agilex™ 7 FPGAパッケージ・ボードレベルのデカップリング・コンデンサーの概要 2.4.2. Agilex™ 7 Eタイル・ボードレベルのデカップリング・コンデンサーの概要 2.4.3. Agilex™ 7 Pタイル・ボードレベルのデカップリング・コンデンサーの概要 2.4.4. Agilex™ 7 Fタイル・ボードレベルのデカップリング・コンデンサーの概要 2.4.5. Agilex™ 7 Rタイル・ボードレベルのデカップリング・コンデンサーの概要
3. ボード電源供給ネットワークの推奨事項 x
3.1. ボード・デカップリング・コンデンサーおよび電力フラッディング・ガイド 3.2. FPGAコア・ファブリックVCC電圧レギュレーターの選択 3.3. リモート検出接続 3.4. 負荷ラインの要件 3.5. VCCコアボードの電流スルーレート
4. 複合電源供給レールのノイズ低減のためのボードLC推奨フィルター x
4.1. PタイルレールのLCフィルターボードのスキームおよび接続 4.2. EタイルレールのLCフィルターボードのスキームおよび接続 4.3. ノイズの多い電圧レギュレーターの下でのFタイルレールのボード接続とLCフィルター推奨事項 4.4. ノイズの多い電圧レギュレーターの下でのRタイルレールのボード接続とLCフィルター推奨事項
5. 未使用タイルのPCB PDNデザイン・ガイドライン x
5.1. 未使用のEタイルのPDNデザイン・ガイドライン 5.2. 未使用のPタイルのPDNデザイン・ガイドライン 5.3. 未使用のRタイルのPDNデザイン・ガイドライン 5.4. 未使用のFタイルのPDNデザイン・ガイドライン
1. Agilex™ 7 電源供給ネットワークのデザイン・ガイドラインの概要
2. 電源供給の概要
3. ボード電源供給ネットワークの推奨事項
4. 複合電源供給レールのノイズ低減のためのボードLC推奨フィルター
5. 未使用タイルのPCB PDNデザイン・ガイドライン
6. PCB電源レールのPCB電圧レギュレーターの推奨事項
7. ボード電源供給ネットワークのシミュレーション
8. Agilex™ 7デバイスファミリーのPDNデザインの概要
9. Agilex™ 7電源供給ネットワークのデザイン・ガイドラインの改訂履歴

7. ボード電源供給ネットワークのシミュレーション

この項では、任意の Agilex™ 7デバイスファミリーのボードデザインとシステムレベルのPDNシミュレーション用に、PDNポストレイアウトのシミュレーションにおいて、PDNポスト・レイアウト・シミュレーションがデバイスPDNと過渡ノイズ解析のメソドロジーの図に示されています。

図 28. デバイスPDNと過渡ノイズ解析のメソドロジーパッケージピンのステップ負荷がPCBモデルに注入され、パッケージピンの電圧ドループ (DC + AC) に対応します。

アルテラは、上記のガイドラインに従って、推奨されるデカップリング・コンデンサー、電圧レギュレーター、およびLCフィルタリングを使用して、PCB上のすべての電源レールをデザインすることをお勧めします。ポストレイアウトのフェーズでは、PCBに対してのみIRドロップと過渡 (時間領域) PDN解析を実行することをお勧めします。つまり、従来とは異なり、 Agilex™ 7デバイスに対してはインピーダンス・ターゲットと周波数ターゲット解析 (周波数領域シミュレーション) はお勧めしません。

PDNのデザイン・パフォーマンスが、 Agilex™ 7 AGFデバイス (EタイルとPタイルのみ) のPCB電源レールの許容誤差 、 Agilex™ 7 AGFおよびAGIデバイス (Fタイル、またはFタイルとRタイルの両方) のPCB電源レールの許容誤差 、および Agilex™ 7 AGMデバイス (Fタイル、またはFタイルとRタイルの両方) のPCB電源レールの許容誤差 の必要な許容範囲または仕様内にあることを確認するには、VCCコア、VCCP、VCCPT、VCCIO_PIO、VCCH、およびEタイル、Pタイル、Fタイル、Rタイルの電源レールなどのいくつかの重要な電源ネットの時間領域ポストレイアウトPDNシミュレーションを実行する必要があります。

PDN時間領域シミュレーションは、PCB上の電圧レギュレーターからパッケージボールまでのみ実行されます。したがって、パッケージ、OPD、およびオンチップモデルは、PDN時間領域シミュレーションには不要です。

次の手順は、時間領域PDNシミュレーションを示しています ( Agilex™ 7 AGF014 VCCコアの時間領域PDNテストベンチの例 で示されているとおりです)。

  1. ターゲットの電源レールに実装されたVRM SPICEモデルを取得します。
  2. 電圧レギュレーター (ベンダーが推奨するVRM推奨バルク・デカップリング・コンデンサーを含む) からパッケージピン (散乱パラメーターの場合、PCBモデルはDCから最大1 GHzまで抽出される) までのデカップリング・コンデンサーとLCフィルタリングを含む、PCBのポストレイアウトPCBモデル (HSPICEまたはPowerSIなどのツールを使用した散乱パラメーター) を抽出します。アルテラでは、ブロードバンドSpiceまたはIDEMツールを使用して散乱パラメーターを回路モデルに変換して、問題のあるシミュレーションを回避することをお勧めします。シミュレーションの相違を回避するために、PCB抽出に小程度から中程度のデカップリング・コンデンサーを含めて、モデルを抽出する際にPCBに大きなコンデンサーとバルク・コンデンサーのポートを定義する必要があります。その後、回路図の外部 (手順3で説明したとおり) に、大きな/バルク・コンデンサー (スパイスモデルの形式) を追加します。
  3. 電圧レギュレーター・モデル (可能なHSPICEモデル) と前の手順で抽出したPCBモデルを使用して、可能なEDAツール (Keysight ADS、Cadence、LTspice、またはSimplix) で回路図を作成します。
    • この回路図は、電圧レギュレーターに加えて、パッケージピンまでのPCBまたはデカップリング・コンデンサー・モデルを表しています。
    • パッケージ、OPD、またはダイモデルは、この回路図に組み込まれていません (パッケージピンでのステップ負荷はPCBの周波数のみをカバーします。つまり、高電流周波数コンポーネントはパッケージとオンダイによって排除されます)。
    • パッケージ・ピン・フィードバックからの検出ピンを、電圧レギュレーターの検出ピンに接続します。
  4. パッケージピンでの Agilex™ 7デバイスファミリーの過渡とステップ負荷の仕様 に示すパッケージピンに最大ステップ負荷電流を接続します (例えば、 Agilex™ 7 AGF014コアの場合は、200A/µsのスルーレートおよび17Aのステップ負荷です)。
  5. パッケージピンでの電圧降下を調べて、 Agilex™ 7 AGFデバイス (EタイルとPタイルのみ) のPCB電源レールの許容誤差 、 Agilex™ 7 AGFおよびAGIデバイス (Fタイル、またはFタイルとRタイルの両方) のPCB電源レールの許容誤差 、および Agilex™ 7 AGMデバイス (Fタイル、またはFタイルとRタイルの両方) のPCB電源レールの許容誤差 の電源レールの仕様が満たされているかどうかを確認します (例えば、VCCコアの場合、DC+AC電圧許容誤差は±3％です)。
図 29.  Agilex™ 7 AGF014 VCCコアの時間領域PDNテストベンチの例 「A」はパッケージボールのVCCノードです (パッケージのすべてのVCCピンはAに接続されています)。「A」の電圧は、電圧許容誤差に基づいて評価する必要があります。

Agilex™ 7 AGF014 VCCコアの時間領域PDNテストベンチの例 では、PDN過渡シミュレーションの簡略化された回路図が示されていることに注意してください。TDシミュレーションでの非収束状態を回避するために、アルテラは、PCBモデル抽出に小さなデカップリング・コンデンサーのみを含め、PCBレベルで大きな/バルク・デカップリング・コンデンサーのポートを定義し、それらを Agilex™ 7 AGF014 VCCコアの時間領域PDNテストベンチの例 の回路図に手動で追加することをお勧めします。

量産デバイスに推奨される Agilex™ 7 AGFデバイス (EタイルとPタイルのみ) のパワーツリー および 量産シリコン用に推奨される Agilex™ 7 AGIまたはAGF (Fタイル、またはFタイルとRタイルの両方) のパワーツリー の推奨パワーツリーのPCB電源レールの一部は、さまざまな電源レール (フィルター有りまたは無し) をマージすることによって構築されています。PDNシミュレーション回路図でその電源レールにそれぞれのステップ負荷を注入できるようにするには、各電源レールのPCBモデリングでポートを定義する必要があります。

各電源レールのパルス形式のスタティック電流 (PTCから取得) とともに推奨されるステップ負荷が、PDNシミュレーション回路図 ( Agilex™ 7 AGF014 VCCコアの時間領域PDNテストベンチの例 など) の電源レールのポートに追加されます。電圧ドループとオーバーシュートは、 Agilex™ 7 AGFデバイス (EタイルとPタイルのみ) のPCB電源レールの許容誤差 、 Agilex™ 7 AGFおよびAGIデバイス (Fタイル、またはFタイルとRタイルの両方) のPCB電源レールの許容誤差 、および Agilex™ 7 AGMデバイス (Fタイル、またはFタイルとRタイルの両方) のPCB電源レールの許容誤差 に一覧表示されている仕様に対して測定されます。

PDN IRドロップ解析はDCシミュレーションであり、パッケージピンまでのPCB上のすべての電源レールで実行して、 Agilex™ 7 FPGA & SoCデバイス・データシートに記載されている電気的仕様を満たす必要があります。

リファレンス・スタックアップは、PDNデザイン・ガイドラインおよびFPGAデカップリング・コンデンサーの抽出で使用されるリファレンス・スタックアップを示しています。ただし、FPGA PDNのパフォーマンスは、社内でデザインされたDK-SI-AGF014E3ESボードなどのより厚いPCBでも検証されています。

図 30. リファレンス・スタックアップ
関連情報
レベル 2 の表題