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2.5.1.2. シンクロナイザー
シンクロナイザーは、dpa_fast_clock(DPA ブロックが選択する最適クロック ) と I/O PLL が生成するfast_clock の位相差を補償する1 ビット幅の6 ビット幅のFIFO バッファーです。シンクロナイザーは、周波数差ではなく、データとレシーバーの入力基準クロックとの間の位相差のみを補償することができます。
オプションのポートのrx_fifo_reset を内部ロジックで使用してシンクロナイザーをリセットすることができます。シンクロナイザーは、DPA が最初に着信データにロックすると自動的にリセットされます。インテルは、rx_fifo_reset を使用して、受信データが破損していることをデータチェッカーが示した時にシンクロナイザーをリセットすることを推奨します。
注: シンクロナイザー回路は、非 DPA およびソフト CDR モードでバイパスされます。