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4.3. LVDS SERDES IP コアのタイミング
インテル® Quartus® Primeソフトウェアを使用して、 インテル® Stratix 10® デバイスのLVDS SERDES IPコアの適切なタイミング解析を実行するために必要なタイミング制約を生成します。
タイミング・コンポーネント | 概要 |
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ソース同期パス | ソース同期パスは、送信デバイスから受信デバイスにクロック信号およびデータ信号が送られるパスです。例えば、
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ダイナミック・フェーズ・アライメント・サポート | DPA ブロックは、I/O キャプチャー・パスをソフト CDR モードと DPA-FIFO モードで登録します。DPA ブロックは、入力データをラッチするために、PLL VCO クロックから最適な位相を動的に選択します。 |
内部 FPGA パス | 内部 FPGA パスは、次の FPGA ファブリック内のパスです。
タイミング・アナライザーは、対応するタイミングマージンを報告します。 |
ファイル名 | 概要 |
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<variation_name>_altera_lvds_core20_<quartus_version>_<random_id>.sdc | この.sdcファイルにより、 インテル® Quartus® Prime Fitterはタイミングドリブンコンパイルでタイミングマージンを最適化することができます。 このファイルによって、タイミング・アナライザーはデザインのタイミングを分析することもできます。 IP コアは、次の動作に.sdc を使用します。
IP 生成中に生成された.qip でこのファイルを見つけることができます。 |
sdc_util.tcl | この.tcl ファイルは、.sdc が使用する関数とプロシージャーのライブラリーです。 |