AN 775: インテルFPGAの初期I/OタイミングデータとI/Oエレメント遅延の生成

ID 683103
日付 12/09/2021
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2.4.2. 例2: レポートでの出力エレメント遅延の表示

次の例でのReport Pathは、0C Model動作条件でのSlowモードのレジスターから出力ピンまでの最大遅延を示しています。

図 18. 出力エレメント遅延 (入力遅延チェーン設定 = 0)