Agilex™ 7 エンベデッド・メモリー・ユーザーガイド

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ID 683241
日付 12/17/2024
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ドキュメント目次
ドキュメント目次 x
1. Agilex™ 7 エンベデッド・メモリーの概要 2. Agilex™ 7 エンベデッド・メモリーのアーキテクチャーと機能 3. Agilex™ 7 エンベデッド・メモリーのデザインに関する考慮事項 4. Agilex™ 7 エンベデッド・メモリー IP のリファレンス 5. Agilex™ 7 エンベデッド・メモリーのデバッグ 6. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド・アーカイブ 7. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド改訂履歴
1. Agilex™ 7 エンベデッド・メモリーの概要 x
1.1. Agilex™ 7 エンベデッド・メモリーの機能
2. Agilex™ 7 エンベデッド・メモリーのアーキテクチャーと機能 x
2.1. Agilex™ 7 M シリーズ M20K ブロックのファブリック・ネットワークオンチップ (NoC) 2.2. Agilex™ 7 エンベデッド・メモリー・ブロックにおけるバイト・イネーブル 2.3. アドレス・クロック・イネーブルのサポート 2.4. 非同期クリアと同期クリア 2.5. メモリーブロックの誤り訂正コード (ECC) のサポート 2.6. Agilex™ 7 エンベデッド・メモリーのクロックモード 2.7. Agilex™ 7エンベデッド・メモリーのコンフィグレーション 2.8. Force-to-Zero 2.9. コヒーレント読み出しメモリー 2.10. フリーズロジック 2.11. トゥルー・デュアルポートのデュアルクロック・エミュレーター 2.12. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値 2.13. M20K ブロックのタイミングまたは消費電力の最適化機能 2.14. Agilex™ 7 でサポートされるエンベデッド・メモリー IP
2.2. Agilex™ 7 エンベデッド・メモリー・ブロックにおけるバイト・イネーブル x
2.2.1. バイト・イネーブル制御 2.2.2. データバイト出力 2.2.3. バイト・イネーブルの動作
2.5. メモリーブロックの誤り訂正コード (ECC) のサポート x
2.5.1. 誤り訂正コードの真理値 2.5.2. パリティービット 2.5.3. ECC のパリティーフリップ 2.5.4. ECC Read-During-Write の動作
2.6. Agilex™ 7 エンベデッド・メモリーのクロックモード x
2.6.1. シングルクロック・モード 2.6.2. 読み出し/書き込みクロックモード 2.6.3. 入力/出力クロックモード 2.6.4. クロックモードにおける非同期/同期クリア 2.6.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.6.6. クロックモードにおける独立したクロックイネーブル
2.7. Agilex™ 7エンベデッド・メモリーのコンフィグレーション x
2.7.1. 混合幅のポート・コンフィグレーション
2.9. コヒーレント読み出しメモリー x
2.9.1. 転送ロジック
3. Agilex™ 7 エンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択についての考慮事項 3.2. 同時読み出し動作についての考慮事項 3.3. Read-During-Write (RDW) 3.4. 電源投入時の状態とメモリーの初期化についての考慮事項 3.5. 消費電力の削減 3.6. 非決定的な入力の使用に関する制限 3.7. クロック信号と他のコントロール信号の同時変更に関する制限 3.8. Quartus® Prime 開発ソフトウェアにおけるメモリーの高度な設定 3.9. メモリー深度の設定に関する考慮事項 3.10. M20K エンベデッド・メモリー・ブロックの入力クロック品質要件 3.11. メモリー出力のレジスターに関する考慮事項
3.3. Read-During-Write (RDW) x
3.3.1. Read-During-Write 動作のカスタマイズ
3.3.1. Read-During-Write 動作のカスタマイズ x
3.3.1.1. 同一ポートの Read-During-Write モード 3.3.1.2. 混合ポートの Read-During-Write モード
4. Agilex™ 7 エンベデッド・メモリー IP のリファレンス x
4.1. オンチップメモリー RAM/ROM インテル FPGA IP コア 4.2. eSRAM Agilex™ FPGA IP 4.3. FIFO Intel FPGA IP 4.4. Shift Register (RAM-based) Intel® FPGA IP
4.1. オンチップメモリー RAM/ROM インテル FPGA IP コア x
4.1.1. RAM/ROM Intel® FPGA IP のリリース情報 4.1.2. RAM: 1-PORT Intel® FPGA IP のパラメーター 4.1.3. RAM: 2-PORT Intel® FPGA IP のパラメーター 4.1.4. RAM: 4-PORT Intel® FPGA IP のパラメーター 4.1.5. ROM: 1-PORT Intel® FPGA IP のパラメーター 4.1.6. ROM: 2-PORT Intel® FPGA IP のパラメーター 4.1.7. パラメーター設定の手動変更 4.1.8. RAM および ROM のインターフェイス信号
4.1.7. パラメーター設定の手動変更 x
4.1.7.1. RAM および ROM のパラメーター設定
4.2. eSRAM Agilex™ FPGA IP x
4.2.1. eSRAM Agilex™ FPGA IP のリリース情報 4.2.2. eSRAM システムの機能 4.2.3. eSRAM Agilex™ FPGA IP のパラメーター 4.2.4. eSRAM Agilex™ FPGA IP のインターフェイス信号 4.2.5. eSRAM のタイミング図
4.2.2. eSRAM システムの機能 x
4.2.2.1. eSRAM の仕様
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel® FPGA IP のリリース情報 4.3.2. コンフィグレーション方法 4.3.3. 仕様 4.3.4. FIFO の機能におけるタイミング要件 4.3.5. SCFIFO の ALMOST_EMPTY 機能のタイミング 4.3.6. FIFO の出力ステータスフラグとレイテンシー 4.3.7. FIFO の準安定状態の保護および関連オプション 4.3.8. FIFO の同期クリアと非同期クリアの影響 4.3.9. SCFIFO および DCFIFO の Show-ahead モード 4.3.10. 異なる入力幅と出力幅 4.3.11. DCFIFO のタイミング制約の設定 4.3.12. 手動インスタンス化のコーディング例 4.3.13. デザイン例 4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送 4.3.15. エンベデッド・メモリーの ECC 機能に関するガイドライン 4.3.16. FIFO Intel® FPGA IP のパラメーター 4.3.17. リセットスキーム
4.3.3. 仕様 x
4.3.3.1. Verilog HDLプロトタイプ 4.3.3.2. VHDL のコンポーネント宣言 4.3.3.3. VHDLのLIBRARY-USE 宣言 4.3.3.4. パラメーター化が可能なマクロ・テンプレートの HDL コード 4.3.3.5. FIFO の信号 4.3.3.6. FIFO のパラメーター設定
4.3.8. FIFO の同期クリアと非同期クリアの影響 x
4.3.8.1. DCFIFO コンパイル時のリカバリーとリムーバルのタイミング違反警告
4.3.11. DCFIFO のタイミング制約の設定 x
4.3.11.1. 組み込みタイミング制約 4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約
4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約 x
4.3.11.2.1. SDC コマンド
4.4. Shift Register (RAM-based) Intel® FPGA IP x
4.4.1. Shift Register (RAM-based) Intel® FPGA IP のリリース情報 4.4.2. Shift Register (RAM-based) Intel® FPGA IP の機能 4.4.3. Shift Register (RAM-based) Intel® FPGA IP の基本的な説明 4.4.4. Shift Register (RAM-based) Intel® FPGA IP のパラメーターの設定 4.4.5. シフトレジスターのポートとパラメーターの設定
1. Agilex™ 7 エンベデッド・メモリーの概要
2. Agilex™ 7 エンベデッド・メモリーのアーキテクチャーと機能
3. Agilex™ 7 エンベデッド・メモリーのデザインに関する考慮事項
4. Agilex™ 7 エンベデッド・メモリー IP のリファレンス
5. Agilex™ 7 エンベデッド・メモリーのデバッグ
6. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド・アーカイブ
7. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド改訂履歴

1.1. Agilex™ 7 エンベデッド・メモリーの機能

Agilex™ 7 デバイスに含まれているメモリー・ブロック・タイプには、エンベデッド SRAM (eSRAM) ブロック、M20K ブロック、メモリー・ロジック・アレイ・ブロック (MLAB) があります。
表 1.   Agilex™ 7 エンベデッド・メモリーとサポートされるデバイスバリアント
メモリーブロック 詳細 サポートされるデバイスバリアント
eSRAM
  • 18.432 メガビット (Mb) eSRAM ブロック
  • 高帯域幅で非常に高いランダム・トランザクション・レート (RTR) のオンチップ・メモリー・ブロックです。
  • 各ブロックは 8 チャネルで構成されており、それぞれのチャネルには 32 のバンクがあります。
  • 各バンクは 1K の深さ、64 ビットのデータ幅にコンフィグレーション可能です。
  • シンプル・デュアルポート RAM のみをサポートし、チャネルごとの同時読み出しおよび書き込みアクセスに対応します。
一部の F シリーズおよび I シリーズのデバイスでのみ利用可能です。
M20K
  • 20 キロビット (Kb) M20K ブロック
  • 専用のメモリーリソースのブロックです。
  • 大規模なメモリーアレイに最適で、多数の独立ポートを提供します。
 F シリーズ、I シリーズ、および M シリーズのすべてのデバイスで利用可能です。
MLAB
  • 640 ビット MLAB
  • 拡張兼用ロジック・アレイ・ブロック (LAB) からコンフィグレーションされるメモリーブロックです。
  • 広く浅いメモリーアレイに最適です。
  • デジタル信号処理 (DSP) アプリケーションのシフトレジスター、広く浅い FIFO バッファー、およびフィルター遅延ラインの実装に最適化されています。
  • それぞれの MLAB は、10 個の ALM (アダプティブ・ロジック・モジュール) で構成されます。

Agilex™ 7 デバイスでは、MLAB 内の各 ALM を 10 個の 32×2 ブロックとしてコンフィグレーションすることができます。 Agilex™ 7 デバイスは、MLAB ごとに 1 つの 32×20 シンプル・デュアルポート SRAM ブロックを提供します。

Agilex™ 7 エンベデッド・メモリー・ブロックは、次の動作モードをサポートします。
  • シングルポート
  • シンプル・デュアルポート
  • トゥルー・デュアルポート
  • シンプル・クアッドポート
  • ROM
表 2.   Agilex™ 7 エンベデッド・メモリーの機能次の表は、 Agilex™ 7 エンベデッド・メモリー・ブロックでサポートされる機能をまとめています。
機能 eSRAM M20K MLAB
最大動作周波数 750MHz
  • 1GHz (シンプル・デュアルポート RAM モード)
  • 600MHz (トゥルー・デュアルポートおよびシンプル・クアッドポート RAM モード)
 1GHz
合計 RAM ビット数 (パリティービットを含む) 18.432Mb 20,480ビット 640ビット
バイト・イネーブル 該当なし サポートされる サポートされる
アドレス・クロック・イネーブル

(アドレスストール)

 該当なし サポートされる (シンプル・デュアルポート RAM モードでのみ) サポートされる
シンプル・デュアルポートの混合データ幅 該当なし サポートされる 該当なし
FIFO バッファーの混合データ幅 該当なし サポートされる 該当なし
メモリー初期化ファイル (.mif) 該当なし サポートされる サポートされる
デュアルクロック・モード 該当なし サポートされる (シンプル・デュアルポート RAM モードでのみ) サポートされる
完全同期メモリー サポートされる サポートされる サポートされる
非同期メモリー 該当なし 該当なし フロースルーでの読み出しメモリー動作にのみ
電源投入時の状態 該当なし 出力ポートはクリアされる
  • レジスターされる出力ポートはクリアされる
  • レジスターされない出力ポートではメモリーコンテンツの読み出し
非同期または同期クリア 該当なし
  • 出力レジスターと出力ラッチ
  • 読み出しアドレスレジスターでの非同期クリアがサポートされる (シンプル・デュアルポート・モードとシンプル・クアッドポート・モードでのみ)
 出力レジスターと出力ラッチ
書き込みおよび読み出し動作のトリガー 立ち上がりクロックエッジ 立ち上がりクロックエッジ 立ち上がりクロックエッジ
同一ポートの Read-During-Write 該当なし 出力ポートは New Data 、Old Data、または Don't Care に設定される 出力ポートは Don't Care に設定される
混合ポートの Read-During-Write 書き込み転送機能
  • ON = New Data
  • OFF = Don't Care
  • シンプル・デュアルポート RAM: 出力ポートは Old Data または Don't Care に設定される
  • トゥルー・デュアルポート RAM: 出力ポートは Don't Care に設定される
  • シンプル・クアッドポート: 出力ポートは new_a_old_b に設定される
出力ポートは New Data、Old Data、または Don't Care に設定される
誤り訂正コード (ECC) のサポート
  • ×64 幅のシンプル・デュアルポート・モードにおける内蔵サポート
  • ×32 幅のシンプル・デュアルポート・モードにおける内蔵サポート
  • パリティービット

該当なし
Force-to-Zero 該当なし サポートされる 該当なし
コヒーレント読み出しメモリー 該当なし サポートされる 該当なし
フリーズロジック 該当なし サポートされる 該当なし
トゥルー・デュアルポート (TDP) のデュアルクロック・エミュレーター 該当なし サポートされる 該当なし
レベル 2 の表題