Agilex™ 7 エンベデッド・メモリー・ユーザーガイド

ダウンロード PDF
ID 683241
日付 12/17/2024
Public
ドキュメント目次
ドキュメント目次 x
1. Agilex™ 7 エンベデッド・メモリーの概要 2. Agilex™ 7 エンベデッド・メモリーのアーキテクチャーと機能 3. Agilex™ 7 エンベデッド・メモリーのデザインに関する考慮事項 4. Agilex™ 7 エンベデッド・メモリー IP のリファレンス 5. Agilex™ 7 エンベデッド・メモリーのデバッグ 6. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド・アーカイブ 7. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド改訂履歴
1. Agilex™ 7 エンベデッド・メモリーの概要 x
1.1. Agilex™ 7 エンベデッド・メモリーの機能
2. Agilex™ 7 エンベデッド・メモリーのアーキテクチャーと機能 x
2.1. Agilex™ 7 M シリーズ M20K ブロックのファブリック・ネットワークオンチップ (NoC) 2.2. Agilex™ 7 エンベデッド・メモリー・ブロックにおけるバイト・イネーブル 2.3. アドレス・クロック・イネーブルのサポート 2.4. 非同期クリアと同期クリア 2.5. メモリーブロックの誤り訂正コード (ECC) のサポート 2.6. Agilex™ 7 エンベデッド・メモリーのクロックモード 2.7. Agilex™ 7エンベデッド・メモリーのコンフィグレーション 2.8. Force-to-Zero 2.9. コヒーレント読み出しメモリー 2.10. フリーズロジック 2.11. トゥルー・デュアルポートのデュアルクロック・エミュレーター 2.12. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値 2.13. M20K ブロックのタイミングまたは消費電力の最適化機能 2.14. Agilex™ 7 でサポートされるエンベデッド・メモリー IP
2.2. Agilex™ 7 エンベデッド・メモリー・ブロックにおけるバイト・イネーブル x
2.2.1. バイト・イネーブル制御 2.2.2. データバイト出力 2.2.3. バイト・イネーブルの動作
2.5. メモリーブロックの誤り訂正コード (ECC) のサポート x
2.5.1. 誤り訂正コードの真理値 2.5.2. パリティービット 2.5.3. ECC のパリティーフリップ 2.5.4. ECC Read-During-Write の動作
2.6. Agilex™ 7 エンベデッド・メモリーのクロックモード x
2.6.1. シングルクロック・モード 2.6.2. 読み出し/書き込みクロックモード 2.6.3. 入力/出力クロックモード 2.6.4. クロックモードにおける非同期/同期クリア 2.6.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.6.6. クロックモードにおける独立したクロックイネーブル
2.7. Agilex™ 7エンベデッド・メモリーのコンフィグレーション x
2.7.1. 混合幅のポート・コンフィグレーション
2.9. コヒーレント読み出しメモリー x
2.9.1. 転送ロジック
3. Agilex™ 7 エンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択についての考慮事項 3.2. 同時読み出し動作についての考慮事項 3.3. Read-During-Write (RDW) 3.4. 電源投入時の状態とメモリーの初期化についての考慮事項 3.5. 消費電力の削減 3.6. 非決定的な入力の使用に関する制限 3.7. クロック信号と他のコントロール信号の同時変更に関する制限 3.8. Quartus® Prime 開発ソフトウェアにおけるメモリーの高度な設定 3.9. メモリー深度の設定に関する考慮事項 3.10. M20K エンベデッド・メモリー・ブロックの入力クロック品質要件 3.11. メモリー出力のレジスターに関する考慮事項
3.3. Read-During-Write (RDW) x
3.3.1. Read-During-Write 動作のカスタマイズ
3.3.1. Read-During-Write 動作のカスタマイズ x
3.3.1.1. 同一ポートの Read-During-Write モード 3.3.1.2. 混合ポートの Read-During-Write モード
4. Agilex™ 7 エンベデッド・メモリー IP のリファレンス x
4.1. オンチップメモリー RAM/ROM インテル FPGA IP コア 4.2. eSRAM Agilex™ FPGA IP 4.3. FIFO Intel FPGA IP 4.4. Shift Register (RAM-based) Intel® FPGA IP
4.1. オンチップメモリー RAM/ROM インテル FPGA IP コア x
4.1.1. RAM/ROM Intel® FPGA IP のリリース情報 4.1.2. RAM: 1-PORT Intel® FPGA IP のパラメーター 4.1.3. RAM: 2-PORT Intel® FPGA IP のパラメーター 4.1.4. RAM: 4-PORT Intel® FPGA IP のパラメーター 4.1.5. ROM: 1-PORT Intel® FPGA IP のパラメーター 4.1.6. ROM: 2-PORT Intel® FPGA IP のパラメーター 4.1.7. パラメーター設定の手動変更 4.1.8. RAM および ROM のインターフェイス信号
4.1.7. パラメーター設定の手動変更 x
4.1.7.1. RAM および ROM のパラメーター設定
4.2. eSRAM Agilex™ FPGA IP x
4.2.1. eSRAM Agilex™ FPGA IP のリリース情報 4.2.2. eSRAM システムの機能 4.2.3. eSRAM Agilex™ FPGA IP のパラメーター 4.2.4. eSRAM Agilex™ FPGA IP のインターフェイス信号 4.2.5. eSRAM のタイミング図
4.2.2. eSRAM システムの機能 x
4.2.2.1. eSRAM の仕様
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel® FPGA IP のリリース情報 4.3.2. コンフィグレーション方法 4.3.3. 仕様 4.3.4. FIFO の機能におけるタイミング要件 4.3.5. SCFIFO の ALMOST_EMPTY 機能のタイミング 4.3.6. FIFO の出力ステータスフラグとレイテンシー 4.3.7. FIFO の準安定状態の保護および関連オプション 4.3.8. FIFO の同期クリアと非同期クリアの影響 4.3.9. SCFIFO および DCFIFO の Show-ahead モード 4.3.10. 異なる入力幅と出力幅 4.3.11. DCFIFO のタイミング制約の設定 4.3.12. 手動インスタンス化のコーディング例 4.3.13. デザイン例 4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送 4.3.15. エンベデッド・メモリーの ECC 機能に関するガイドライン 4.3.16. FIFO Intel® FPGA IP のパラメーター 4.3.17. リセットスキーム
4.3.3. 仕様 x
4.3.3.1. Verilog HDLプロトタイプ 4.3.3.2. VHDL のコンポーネント宣言 4.3.3.3. VHDLのLIBRARY-USE 宣言 4.3.3.4. パラメーター化が可能なマクロ・テンプレートの HDL コード 4.3.3.5. FIFO の信号 4.3.3.6. FIFO のパラメーター設定
4.3.8. FIFO の同期クリアと非同期クリアの影響 x
4.3.8.1. DCFIFO コンパイル時のリカバリーとリムーバルのタイミング違反警告
4.3.11. DCFIFO のタイミング制約の設定 x
4.3.11.1. 組み込みタイミング制約 4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約
4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約 x
4.3.11.2.1. SDC コマンド
4.4. Shift Register (RAM-based) Intel® FPGA IP x
4.4.1. Shift Register (RAM-based) Intel® FPGA IP のリリース情報 4.4.2. Shift Register (RAM-based) Intel® FPGA IP の機能 4.4.3. Shift Register (RAM-based) Intel® FPGA IP の基本的な説明 4.4.4. Shift Register (RAM-based) Intel® FPGA IP のパラメーターの設定 4.4.5. シフトレジスターのポートとパラメーターの設定
1. Agilex™ 7 エンベデッド・メモリーの概要
2. Agilex™ 7 エンベデッド・メモリーのアーキテクチャーと機能
3. Agilex™ 7 エンベデッド・メモリーのデザインに関する考慮事項
4. Agilex™ 7 エンベデッド・メモリー IP のリファレンス
5. Agilex™ 7 エンベデッド・メモリーのデバッグ
6. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド・アーカイブ
7. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド改訂履歴

4.1.2. RAM: 1-PORT Intel® FPGA IP のパラメーター

次の表に、RAM: 1-PORT Intel® FPGA IP のパラメーターを示します。
表 24.  RAM: 1-PORT Intel® FPGA IP のパラメーターの説明
パラメーター 選択可能な値 詳細
パラメーター設定: Widths/Blk Type/Clks
How wide should the ‘q’ output bus be? — 「q」出力バスの幅を指定します。
How many words of memory? — ビットワードの数を指定します。
What should the memory block type be
  • Auto
  • MLAB
  • M20K
  • LCs
メモリーブロックのタイプを指定します。選択可能なメモリーブロックのタイプは、ターゲットデバイスによって異なります。
Set the maximum block depth to
  • Auto: Auto、32、64、128、256、512、1024、2048、4096
  • MLAB: Auto、32
  • M20K: Auto、512、1024、2048
  • LCs: Auto
最大ブロック深度をワード数で指定します。
How should the memory be implemented?
  • Use default logic cell style
ロジックセルの実装方法を指定します。
  • 小さく速いメモリー容量が必要な場合は、Use default logic cell style を選択します。
Which clocking method would you like to use?
  • Single clock
  • Dual clock: use separate ‘input’ and ‘output’ clocks
使用するクロック供給方式を指定します。
  • Single clock - 単一のクロックとクロックイネーブルでメモリーブロックのすべてのレジスターを制御します。
  • Dual clock: use separate ‘input’ and ‘output’ clocks - 入力クロックでは、エンベデッド・メモリー・ブロックへのデータ入力に関係するすべてのレジスターを制御します。これには、データ、アドレス、バイト・イネーブル、読み出しイネーブル、および書き込みイネーブルが含まれます。出力クロックでは、データ出力レジスターを制御します。
パラメーター設定: Regs/Clkens/Byte Enable/Aclrs
Which ports should be registered?
次のオプションを利用することができます。
  • ‘data’ and ‘wren’ input ports
  • ‘address’ input port
  • ‘q’ output port
 On/Off 入力および出力ポートをレジスターするかを指定します。
Create one clock enable signal for each clock signal.
注: レジスターされるポートはすべて、イネーブル信号で制御されます。
On/Off 各クロック信号にクロックイネーブル信号を 1 つ作成するオプションをオンにするかを指定します。
More Options Use clock enable for port A input registers On/Off クロックイネーブルをポート A の入力レジスターに使用するかを指定します。
Use clock enable for port A output registers On/Off クロックイネーブルをポート A の出力レジスターに使用するかを指定します。
Create an ‘addressstall_b’ input port. On/Off addressstall_a 入力ポートを作成するかを指定します。このポートを作成すると、アドレスレジスターに対するアクティブ Low の追加クロックイネーブル入力として機能させることができます。
Create byte enable for port A On/Off ポート A のバイト・イネーブルを作成するかを指定します。入力データをマスクし、データの特定のバイト、ニブル、またはビットのみを書き込む場合はこのオプションをオンにします。

ポート A とポート B のバイト・イネーブルを有効にするには、RAM: 1-PORT Intel® FPGA IP と RAM: 2-PORT Intel FPGA IP のデータ幅の比率を 1 または 2 にする必要があります。

What is the width of a byte for byte enables?
  • MLAB: 5 、10
  • M20K: 8、9、10
バイト・イネーブル・ポートのバイト幅を指定します。データ入力ポートの幅は、バイトサイズで割り切れるようにします。
Create an ‘aclr’ asynchronous clear for the registered ports.

‘q’ port

 On/Off レジスターされるポートが非同期クリアポートの影響を受けるかを指定します。
Create an ‘sclr’ synchronous clear for the registered ports.

‘q’ port

On/Off レジスターされるポートが同期クリアポートの影響を受けるかを指定します。
Create a 'rden' read enable signal On/Off 読み出しイネーブル信号を作成する場合はオンにします。
パラメーター設定: Read During Write Option
What should the ‘q_b’ output be when reading from a memory location being written to?
  • Don’t Care
  • Old Data
Read-During-Write 発生時の出力動作を指定します。

Don’t Care - RAM は Read-During-Write 動作で「don't care」または「unknown」値を出力します。

Old Data - RAM の出力は、書き込み動作が行われる前にそのアドレスにある古いデータを反映します。

Get x’s for write masked bytes instead of old data when byte enable is used On/Off このオプションをオンにして、マスクされているバイトで「X」を取得します。
パラメーター設定: Mem Init
Do you want to specify the initial content of the memory?
  • No, leave it blank
  • Yes, use this file for the memory content data
メモリーの初期コンテンツを指定します。

メモリーを 0 に初期化するには、No, leave it blank を選択します。

メモリー初期化ファイル (.mif) または 16 進数 (アルテラ形式) ファイル (.hex) を使用するには、Yes, use this file for the memory content data を選択します。

Initialize memory content data to XX..X on power-up in simulation On/Off —
Implement clock-enable circuitry for use in a partial reconfiguration region On/Off クロックイネーブル回路を実装し、パーシャル・リコンフィグレーション領域で使用するかを指定します。
パラメーター設定: Performance Optimization
Enable Force To Zero On/Off 読み出しイネーブル信号をデアサートする際に、出力を 0 に設定するかを指定します。

選択しているメモリー深度が単一のメモリーブロックよりも大きい場合は、この機能を有効にすると、グルー・ロジック・パフォーマンスの向上につながります。
Which timing/power optimization option do you want to use?
  • Auto
  • High Speed
  • Low Power
使用するタイミングまたは消費電力の最適化オプションを指定します。このオプションは、 Agilex™ 7 デバイスで M20K のメモリータイプを選択している場合にのみ適用されます。
レベル 2 の表題