Agilex™ 7 エンベデッド・メモリー・ユーザーガイド

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ID 683241
日付 12/17/2024
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ドキュメント目次
ドキュメント目次 x
1. Agilex™ 7 エンベデッド・メモリーの概要 2. Agilex™ 7 エンベデッド・メモリーのアーキテクチャーと機能 3. Agilex™ 7 エンベデッド・メモリーのデザインに関する考慮事項 4. Agilex™ 7 エンベデッド・メモリー IP のリファレンス 5. Agilex™ 7 エンベデッド・メモリーのデバッグ 6. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド・アーカイブ 7. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド改訂履歴
1. Agilex™ 7 エンベデッド・メモリーの概要 x
1.1. Agilex™ 7 エンベデッド・メモリーの機能
2. Agilex™ 7 エンベデッド・メモリーのアーキテクチャーと機能 x
2.1. Agilex™ 7 M シリーズ M20K ブロックのファブリック・ネットワークオンチップ (NoC) 2.2. Agilex™ 7 エンベデッド・メモリー・ブロックにおけるバイト・イネーブル 2.3. アドレス・クロック・イネーブルのサポート 2.4. 非同期クリアと同期クリア 2.5. メモリーブロックの誤り訂正コード (ECC) のサポート 2.6. Agilex™ 7 エンベデッド・メモリーのクロックモード 2.7. Agilex™ 7エンベデッド・メモリーのコンフィグレーション 2.8. Force-to-Zero 2.9. コヒーレント読み出しメモリー 2.10. フリーズロジック 2.11. トゥルー・デュアルポートのデュアルクロック・エミュレーター 2.12. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値 2.13. M20K ブロックのタイミングまたは消費電力の最適化機能 2.14. Agilex™ 7 でサポートされるエンベデッド・メモリー IP
2.2. Agilex™ 7 エンベデッド・メモリー・ブロックにおけるバイト・イネーブル x
2.2.1. バイト・イネーブル制御 2.2.2. データバイト出力 2.2.3. バイト・イネーブルの動作
2.5. メモリーブロックの誤り訂正コード (ECC) のサポート x
2.5.1. 誤り訂正コードの真理値 2.5.2. パリティービット 2.5.3. ECC のパリティーフリップ 2.5.4. ECC Read-During-Write の動作
2.6. Agilex™ 7 エンベデッド・メモリーのクロックモード x
2.6.1. シングルクロック・モード 2.6.2. 読み出し/書き込みクロックモード 2.6.3. 入力/出力クロックモード 2.6.4. クロックモードにおける非同期/同期クリア 2.6.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.6.6. クロックモードにおける独立したクロックイネーブル
2.7. Agilex™ 7エンベデッド・メモリーのコンフィグレーション x
2.7.1. 混合幅のポート・コンフィグレーション
2.9. コヒーレント読み出しメモリー x
2.9.1. 転送ロジック
3. Agilex™ 7 エンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択についての考慮事項 3.2. 同時読み出し動作についての考慮事項 3.3. Read-During-Write (RDW) 3.4. 電源投入時の状態とメモリーの初期化についての考慮事項 3.5. 消費電力の削減 3.6. 非決定的な入力の使用に関する制限 3.7. クロック信号と他のコントロール信号の同時変更に関する制限 3.8. Quartus® Prime 開発ソフトウェアにおけるメモリーの高度な設定 3.9. メモリー深度の設定に関する考慮事項 3.10. M20K エンベデッド・メモリー・ブロックの入力クロック品質要件 3.11. メモリー出力のレジスターに関する考慮事項
3.3. Read-During-Write (RDW) x
3.3.1. Read-During-Write 動作のカスタマイズ
3.3.1. Read-During-Write 動作のカスタマイズ x
3.3.1.1. 同一ポートの Read-During-Write モード 3.3.1.2. 混合ポートの Read-During-Write モード
4. Agilex™ 7 エンベデッド・メモリー IP のリファレンス x
4.1. オンチップメモリー RAM/ROM インテル FPGA IP コア 4.2. eSRAM Agilex™ FPGA IP 4.3. FIFO Intel FPGA IP 4.4. Shift Register (RAM-based) Intel® FPGA IP
4.1. オンチップメモリー RAM/ROM インテル FPGA IP コア x
4.1.1. RAM/ROM Intel® FPGA IP のリリース情報 4.1.2. RAM: 1-PORT Intel® FPGA IP のパラメーター 4.1.3. RAM: 2-PORT Intel® FPGA IP のパラメーター 4.1.4. RAM: 4-PORT Intel® FPGA IP のパラメーター 4.1.5. ROM: 1-PORT Intel® FPGA IP のパラメーター 4.1.6. ROM: 2-PORT Intel® FPGA IP のパラメーター 4.1.7. パラメーター設定の手動変更 4.1.8. RAM および ROM のインターフェイス信号
4.1.7. パラメーター設定の手動変更 x
4.1.7.1. RAM および ROM のパラメーター設定
4.2. eSRAM Agilex™ FPGA IP x
4.2.1. eSRAM Agilex™ FPGA IP のリリース情報 4.2.2. eSRAM システムの機能 4.2.3. eSRAM Agilex™ FPGA IP のパラメーター 4.2.4. eSRAM Agilex™ FPGA IP のインターフェイス信号 4.2.5. eSRAM のタイミング図
4.2.2. eSRAM システムの機能 x
4.2.2.1. eSRAM の仕様
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel® FPGA IP のリリース情報 4.3.2. コンフィグレーション方法 4.3.3. 仕様 4.3.4. FIFO の機能におけるタイミング要件 4.3.5. SCFIFO の ALMOST_EMPTY 機能のタイミング 4.3.6. FIFO の出力ステータスフラグとレイテンシー 4.3.7. FIFO の準安定状態の保護および関連オプション 4.3.8. FIFO の同期クリアと非同期クリアの影響 4.3.9. SCFIFO および DCFIFO の Show-ahead モード 4.3.10. 異なる入力幅と出力幅 4.3.11. DCFIFO のタイミング制約の設定 4.3.12. 手動インスタンス化のコーディング例 4.3.13. デザイン例 4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送 4.3.15. エンベデッド・メモリーの ECC 機能に関するガイドライン 4.3.16. FIFO Intel® FPGA IP のパラメーター 4.3.17. リセットスキーム
4.3.3. 仕様 x
4.3.3.1. Verilog HDLプロトタイプ 4.3.3.2. VHDL のコンポーネント宣言 4.3.3.3. VHDLのLIBRARY-USE 宣言 4.3.3.4. パラメーター化が可能なマクロ・テンプレートの HDL コード 4.3.3.5. FIFO の信号 4.3.3.6. FIFO のパラメーター設定
4.3.8. FIFO の同期クリアと非同期クリアの影響 x
4.3.8.1. DCFIFO コンパイル時のリカバリーとリムーバルのタイミング違反警告
4.3.11. DCFIFO のタイミング制約の設定 x
4.3.11.1. 組み込みタイミング制約 4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約
4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約 x
4.3.11.2.1. SDC コマンド
4.4. Shift Register (RAM-based) Intel® FPGA IP x
4.4.1. Shift Register (RAM-based) Intel® FPGA IP のリリース情報 4.4.2. Shift Register (RAM-based) Intel® FPGA IP の機能 4.4.3. Shift Register (RAM-based) Intel® FPGA IP の基本的な説明 4.4.4. Shift Register (RAM-based) Intel® FPGA IP のパラメーターの設定 4.4.5. シフトレジスターのポートとパラメーターの設定
1. Agilex™ 7 エンベデッド・メモリーの概要
2. Agilex™ 7 エンベデッド・メモリーのアーキテクチャーと機能
3. Agilex™ 7 エンベデッド・メモリーのデザインに関する考慮事項
4. Agilex™ 7 エンベデッド・メモリー IP のリファレンス
5. Agilex™ 7 エンベデッド・メモリーのデバッグ
6. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド・アーカイブ
7. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド改訂履歴

4.1.8. RAM および ROM のインターフェイス信号

表 30.   Agilex™ 7 RAM/ROM IP のインターフェイス信号
信号 入力/出力 要/不要 詳細
data_a 入力 任意 メモリーのポート A へのデータ入力です。

data_a ポートは、RAM のすべての動作モードで必要です。

  • SINGLE_PORT
  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
address_a 入力 要 メモリーのポート A へのアドレス入力です。

address_a 信号は、すべての動作モードで必要です。

address2_a 入力 要

(シンプル・クアッドポートの場合)

 メモリーのポート A への読み出しアドレス入力です。

address2_a 信号は、operation_mode パラメーターが QUAD_PORT に設定されている場合に必要です。

wren_a 入力 任意 address_a ポートの書き込みイネーブル入力です。

wren_a 信号は、RAM のすべての動作モードで必要です。

  • SINGLE_PORT
  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
rden_a 入力 任意 address_a ポートの読み出しイネーブル入力です。rden_a 信号は、選択しているメモリーモードとメモリーブロックに応じてサポートされます。
byteena_a 入力 任意 data_a ポートをマスクするバイト・イネーブル入力です。これにより、データの特定のバイト、ニブル、またはビットのみが書き込まれます。

byteena_a ポートは次の条件ではサポートされません。

  • implement_in_les パラメーターが ON に設定されている場合
  • operation_mode パラメーターが ROM に設定されている場合
addressstall_a 入力 任意 アドレス・クロック・イネーブル 入力です。addressstall_a ポートが High の場合に、address_a ポートの以前のアドレスを保持します。
q_a 出力 要

メモリーのポート A からのデータ出力です。q_a ポートは、operation_mode パラメーターが次のいずれかの値に設定されている場合に必要です。

  • SINGLE_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
  • ROM
q_a ポートの幅は、data_a ポートの幅と等しくする必要があります。
data_b 入力 任意 メモリーのポート B へのデータ入力です。

data_b ポートは、operation_mode パラメーターが BIDIR_DUAL_PORT および QUAD_PORT に設定されている場合に必要です。

address_b 入力 任意

メモリーのポート B へのアドレス入力です。 address_b ポートは、operation_mode パラメーターが次の値に設定されている場合に必要です。

  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
address2_b 入力 要

(シンプル・クアッドポートの場合)

メモリーのポート B への読み出しアドレス入力です。 address2_b は、operation_mode パラメーターが QUAD_PORT に設定されている場合に必要です。

wren_b 入力 要 address_b ポートの書き込みイネーブル入力です。

wren_b ポートは、operation_mode が BIDIR_DUAL_PORT および QUAD_PORT に設定されている場合に必要です。

rden_b 入力 任意 address_b ポートの読み出しイネーブル入力です。rden_b ポートは、選択しているメモリーモードとメモリーブロックに応じてサポートされます。
byteena_b 入力 任意 data_b ポートをマスクするバイト・イネーブル入力です。これにより、データの特定のバイト、ニブル、またはビットのみが書き込まれます。

byteena_b ポートは次の条件ではサポートされません。

  • implement_in_les パラメーターが ON に設定されている場合
  • operation_mode パラメーターが SINGLE_PORT、 DUAL_PORT、または ROM に設定されている場合
q_b 出力 要 メモリーのポート B からのデータ出力です。q_b ポートは、operation_mode が次の値に設定されている場合に必要です。
  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT

q_b ポートの幅は、data_b ポートの幅と等しくする必要があります。

clock0 入力 要 以下に、clock0 ポートに接続する必要があるメモリークロック、および異なるクロックモードにおけるポートの同期について説明します。
  • シングルクロック: お使いの単一のソースクロックを clock0 ポートに接続します。レジスターされるポートはすべて、同じソースクロックによって同期します。
  • 読み出し/書き込み: お使いの読み出しクロックを clock0 ポートに接続します。書き込み動作に関連してレジスターされるポート (data_a ポート、address_a ポート、wren_a ポート、byteena_a ポートなど) はすべて、書き込みクロックによって同期します。
  • 入力出力: お使いの入力クロックを clock0 ポートに接続します。レジスターされる入力ポートはすべて、入力クロックによって同期します。
  • 独立しているクロック: お使いのポート A のクロックを clock0 ポートに接続します。ポート A のレジスターされる入力ポートおよび出力ポートはすべて、ポート A のクロックによって同期します。
clock1 入力 任意 以下に、clock1 ポートに接続する必要があるメモリークロック、および異なるクロックモードにおけるポートの同期について説明します。
  • シングルクロック: 該当しません。レジスターされるポートはすべて、clock0 ポートによって同期します。
  • 読み出し/書き込み: お使いの読み出しクロックを clock1 ポートに接続します。読み出し動作に関連してレジスターされるポート (address_b ポート、rden_b ポートなど) はすべて、読み出しクロックによって同期します。
  • 入力出力: お使いの出力クロックを clock1 ポートに接続します。レジスターされる出力ポートはすべて、出力クロックによって同期します。
  • 独立しているクロック: お使いのポート B のクロックを clock1 ポートに接続します。ポート B のレジスターされる入力ポートおよび出力ポートはすべて、ポート B のクロックによって同期します。
clocken0 入力 任意 clock0 ポートのクロックイネーブル入力です。
clocken1 入力 任意 clock1 ポートのクロックイネーブル入力です。
eccstatus 出力 任意 ビット幅のエラー訂正ステータスポートです。メモリーから読み出されたデータに、訂正ありのシングルビット・エラーまたは訂正なしの致命的なエラーが発生している、もしくはエラービットが発生していないことを示します。

eccstatus ポートは、次の条件がすべて満たされる場合にサポートされます。

  • operation_mode パラメーターが DUAL_PORT に設定されている
  • ram_block_type パラメーターが M20K に設定されている
  • width_a および width_b パラメーターが同じ値になっている
  • バイト・イネーブルが使用されていない
eccencbypass 入力 任意 アクティブな場合、このポートは、eccencparity ポートを介したユーザーによるパリティー・フリップ・ビットの挿入を可能にします。非アクティブな場合は、パリティー・フリップ・ビットは内部の ecc エンコーダーを使用して生成されます。このポートは、enable_ecc_encoder_bypass が「TRUE」に設定されている場合にのみ使用することができます。
eccencparity 入力 任意 eccencbypass がアクティブな場合、ユーザーは、8 ビットのパリティーフリップを eccencparity ポートを介して挿入することができます。このポートは、enable_ecc_encoder_bypass が「TRUE」に設定されている場合にのみ使用することができます。
data 入力 要 メモリーへのデータ入力です。data ポートが必要です。幅は、q ポートの幅に等しくする必要があります。
wraddress 入力 要 メモリーへの書き込みアドレス入力です。
wren 入力 要 wraddress ポートの書き込みイネーブル入力です。wren ポートが必要です。
rdaddress 入力 要 メモリーへの読み出しアドレス入力です。
rden 入力 任意 rdaddress ポートの読み出しイネーブル入力です。
byteena 入力 任意 データポートをマスクするバイト・イネーブル入力です。これにより、データの特定のバイト、ニブル、またはビットのみが書き込まれます。 Agilex™ 7 デバイスでは、ram_block_type パラメーターを MLAB に設定している場合にサポートされます。
wraddressstall 入力 任意 書き込みアドレス・クロック・イネーブル 入力です。wraddressstall ポートが High の間は、 wraddress ポートの以前の書き込みアドレスを保持します。
rdaddressstall 入力 任意 読み出しアドレス・クロック・イネーブル 入力です。rdaddressstall ポートが High の間は、rdaddress ポートの以前の読み出しアドレスを保持します。
q 出力 要 メモリーからのデータ出力です。
inclock 入力 要 以下に、inclock ポートに接続する必要があるメモリークロック、および異なるクロックモードにおけるポートの同期について説明します。
  • シングルクロック: お使いの単一のソースクロックを inclock ポートと outclock ポートに接続します。レジスターされるポートはすべて、同じソースクロックによって同期します。
  • 読み出し/書き込み: お使いの書き込みクロックを inclock ポートに接続します。書き込み動作に関連してレジスターされるポート (data ポート、wraddress ポート、wren ポート、byteena ポートなど) はすべて、書き込みクロックによって同期します。
  • 入力/出力: お使いの入力クロックを inclock ポートに接続します。レジスターされる入力ポートはすべて、入力クロックによって同期します。
outclock 入力 要 以下に、outclock ポートに接続する必要があるメモリークロック、および異なるクロックモードにおけるポートの同期について説明します。
  • シングルクロック: お使いの単一のソースクロックを inclock ポートと outclock ポートに接続します。レジスターされるポートはすべて、同じソースクロックによって同期します。
  • 読み出し/書き込み: お使いの読み出しクロックを outclock ポートに接続します。読み出し動作に関連してレジスターされるポート (rdaddress ポート、rdren ポートなど) はすべて、読み出しクロックによって同期します。
  • 入力/出力: お使いの出力クロックを outclock ポートに接続します。レジスターされる q ポートは、出力クロックによって同期します。
inclocken 入力 任意 inclock ポートのクロックイネーブル入力です。
outclocken 入力 任意 outclock ポートのクロックイネーブル入力です。
aclr 入力 任意 出力ポートを非同期でクリアします。レジスターされるポートに対する非同期クリアの影響は、対応するクリア・パラメーター (outdata_aclr_a、outdata_aclr_b など) を介して制御することができます。
sclr 入力 任意 出力ポートを同期してクリアします。レジスターされるポートに対する同期クリアの影響は、対応するパラメーター (outdata_sclr_a、outdata_sclr_b など) を介して制御することができます。
注: エンベデッド・メモリーのシミュレーション・モデルを実行する際は、「X」または dont_care をシミュレーション・モデルへの入力として使用しないようにする必要があります。「X」または don't_care を提供すると、シミュレーションで予期しない動作が発生する可能性があります。
レベル 2 の表題