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2.1. Agilex™ 7 M シリーズ M20K ブロックのファブリック・ネットワークオンチップ (NoC)
2.2. Agilex™ 7 エンベデッド・メモリー・ブロックにおけるバイト・イネーブル
2.3. アドレス・クロック・イネーブルのサポート
2.4. 非同期クリアと同期クリア
2.5. メモリーブロックの誤り訂正コード (ECC) のサポート
2.6. Agilex™ 7 エンベデッド・メモリーのクロックモード
2.7. Agilex™ 7エンベデッド・メモリーのコンフィグレーション
2.8. Force-to-Zero
2.9. コヒーレント読み出しメモリー
2.10. フリーズロジック
2.11. トゥルー・デュアルポートのデュアルクロック・エミュレーター
2.12. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値
2.13. M20K ブロックのタイミングまたは消費電力の最適化機能
2.14. Agilex™ 7 でサポートされるエンベデッド・メモリー IP
3.1. メモリーブロックの選択についての考慮事項
3.2. 同時読み出し動作についての考慮事項
3.3. Read-During-Write (RDW)
3.4. 電源投入時の状態とメモリーの初期化についての考慮事項
3.5. 消費電力の削減
3.6. 非決定的な入力の使用に関する制限
3.7. クロック信号と他のコントロール信号の同時変更に関する制限
3.8. Quartus® Prime 開発ソフトウェアにおけるメモリーの高度な設定
3.9. メモリー深度の設定に関する考慮事項
3.10. M20K エンベデッド・メモリー・ブロックの入力クロック品質要件
3.11. メモリー出力のレジスターに関する考慮事項
4.3.1. FIFO Intel® FPGA IP のリリース情報
4.3.2. コンフィグレーション方法
4.3.3. 仕様
4.3.4. FIFO の機能におけるタイミング要件
4.3.5. SCFIFO の ALMOST_EMPTY 機能のタイミング
4.3.6. FIFO の出力ステータスフラグとレイテンシー
4.3.7. FIFO の準安定状態の保護および関連オプション
4.3.8. FIFO の同期クリアと非同期クリアの影響
4.3.9. SCFIFO および DCFIFO の Show-ahead モード
4.3.10. 異なる入力幅と出力幅
4.3.11. DCFIFO のタイミング制約の設定
4.3.12. 手動インスタンス化のコーディング例
4.3.13. デザイン例
4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送
4.3.15. エンベデッド・メモリーの ECC 機能に関するガイドライン
4.3.16. FIFO Intel® FPGA IP のパラメーター
4.3.17. リセットスキーム
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4.3.2. コンフィグレーション方法
| 方法 | 詳細 |
|---|---|
| FIFO のパラメーター・エディターを使用する | アルテラでは、この方法を使用して FIFO Intel® FPGA IP コアを構築することを推奨しています。この方法は、FIFO Intel® FPGA IP コアをコンフィグレーションして構築する効率的な方法です。FIFO のパラメーター・エディターは、FIFO Intel® FPGA IP コアを容易にコンフィグレーションするためのオプションを提供します。 FIFO Intel® FPGA IP コアのパラメーター・エディターには、IP カタログのBasic Functions > On Chip Memory > FIFO Intel FPGA IP からアクセスします。11 |
| FIFO Intel® FPGA IP コアを手動でインスタンス化する | この方法は、熟練ユーザーのみが使用してください。この方法を使用する場合は、IP コアの詳細な仕様を理解している必要があります。使用する入力ポートと出力ポート、および割り当てられるパラメーターの値が、ターゲットデバイスにインスタンス化する FIFO Intel® FPGA IP コアに対して有効なことを確認する必要があります。 |
11 dcfifo または scfifo をお使いの FIFO のプラットフォーム・デザイナー・システムのエンティティー名として使用しないでください。