Agilex™ 7 エンベデッド・メモリー・ユーザーガイド

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ID 683241
日付 12/17/2024
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ドキュメント目次
ドキュメント目次 x
1. Agilex™ 7 エンベデッド・メモリーの概要 2. Agilex™ 7 エンベデッド・メモリーのアーキテクチャーと機能 3. Agilex™ 7 エンベデッド・メモリーのデザインに関する考慮事項 4. Agilex™ 7 エンベデッド・メモリー IP のリファレンス 5. Agilex™ 7 エンベデッド・メモリーのデバッグ 6. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド・アーカイブ 7. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド改訂履歴
1. Agilex™ 7 エンベデッド・メモリーの概要 x
1.1. Agilex™ 7 エンベデッド・メモリーの機能
2. Agilex™ 7 エンベデッド・メモリーのアーキテクチャーと機能 x
2.1. Agilex™ 7 M シリーズ M20K ブロックのファブリック・ネットワークオンチップ (NoC) 2.2. Agilex™ 7 エンベデッド・メモリー・ブロックにおけるバイト・イネーブル 2.3. アドレス・クロック・イネーブルのサポート 2.4. 非同期クリアと同期クリア 2.5. メモリーブロックの誤り訂正コード (ECC) のサポート 2.6. Agilex™ 7 エンベデッド・メモリーのクロックモード 2.7. Agilex™ 7エンベデッド・メモリーのコンフィグレーション 2.8. Force-to-Zero 2.9. コヒーレント読み出しメモリー 2.10. フリーズロジック 2.11. トゥルー・デュアルポートのデュアルクロック・エミュレーター 2.12. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値 2.13. M20K ブロックのタイミングまたは消費電力の最適化機能 2.14. Agilex™ 7 でサポートされるエンベデッド・メモリー IP
2.2. Agilex™ 7 エンベデッド・メモリー・ブロックにおけるバイト・イネーブル x
2.2.1. バイト・イネーブル制御 2.2.2. データバイト出力 2.2.3. バイト・イネーブルの動作
2.5. メモリーブロックの誤り訂正コード (ECC) のサポート x
2.5.1. 誤り訂正コードの真理値 2.5.2. パリティービット 2.5.3. ECC のパリティーフリップ 2.5.4. ECC Read-During-Write の動作
2.6. Agilex™ 7 エンベデッド・メモリーのクロックモード x
2.6.1. シングルクロック・モード 2.6.2. 読み出し/書き込みクロックモード 2.6.3. 入力/出力クロックモード 2.6.4. クロックモードにおける非同期/同期クリア 2.6.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.6.6. クロックモードにおける独立したクロックイネーブル
2.7. Agilex™ 7エンベデッド・メモリーのコンフィグレーション x
2.7.1. 混合幅のポート・コンフィグレーション
2.9. コヒーレント読み出しメモリー x
2.9.1. 転送ロジック
3. Agilex™ 7 エンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択についての考慮事項 3.2. 同時読み出し動作についての考慮事項 3.3. Read-During-Write (RDW) 3.4. 電源投入時の状態とメモリーの初期化についての考慮事項 3.5. 消費電力の削減 3.6. 非決定的な入力の使用に関する制限 3.7. クロック信号と他のコントロール信号の同時変更に関する制限 3.8. Quartus® Prime 開発ソフトウェアにおけるメモリーの高度な設定 3.9. メモリー深度の設定に関する考慮事項 3.10. M20K エンベデッド・メモリー・ブロックの入力クロック品質要件 3.11. メモリー出力のレジスターに関する考慮事項
3.3. Read-During-Write (RDW) x
3.3.1. Read-During-Write 動作のカスタマイズ
3.3.1. Read-During-Write 動作のカスタマイズ x
3.3.1.1. 同一ポートの Read-During-Write モード 3.3.1.2. 混合ポートの Read-During-Write モード
4. Agilex™ 7 エンベデッド・メモリー IP のリファレンス x
4.1. オンチップメモリー RAM/ROM インテル FPGA IP コア 4.2. eSRAM Agilex™ FPGA IP 4.3. FIFO Intel FPGA IP 4.4. Shift Register (RAM-based) Intel® FPGA IP
4.1. オンチップメモリー RAM/ROM インテル FPGA IP コア x
4.1.1. RAM/ROM Intel® FPGA IP のリリース情報 4.1.2. RAM: 1-PORT Intel® FPGA IP のパラメーター 4.1.3. RAM: 2-PORT Intel® FPGA IP のパラメーター 4.1.4. RAM: 4-PORT Intel® FPGA IP のパラメーター 4.1.5. ROM: 1-PORT Intel® FPGA IP のパラメーター 4.1.6. ROM: 2-PORT Intel® FPGA IP のパラメーター 4.1.7. パラメーター設定の手動変更 4.1.8. RAM および ROM のインターフェイス信号
4.1.7. パラメーター設定の手動変更 x
4.1.7.1. RAM および ROM のパラメーター設定
4.2. eSRAM Agilex™ FPGA IP x
4.2.1. eSRAM Agilex™ FPGA IP のリリース情報 4.2.2. eSRAM システムの機能 4.2.3. eSRAM Agilex™ FPGA IP のパラメーター 4.2.4. eSRAM Agilex™ FPGA IP のインターフェイス信号 4.2.5. eSRAM のタイミング図
4.2.2. eSRAM システムの機能 x
4.2.2.1. eSRAM の仕様
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel® FPGA IP のリリース情報 4.3.2. コンフィグレーション方法 4.3.3. 仕様 4.3.4. FIFO の機能におけるタイミング要件 4.3.5. SCFIFO の ALMOST_EMPTY 機能のタイミング 4.3.6. FIFO の出力ステータスフラグとレイテンシー 4.3.7. FIFO の準安定状態の保護および関連オプション 4.3.8. FIFO の同期クリアと非同期クリアの影響 4.3.9. SCFIFO および DCFIFO の Show-ahead モード 4.3.10. 異なる入力幅と出力幅 4.3.11. DCFIFO のタイミング制約の設定 4.3.12. 手動インスタンス化のコーディング例 4.3.13. デザイン例 4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送 4.3.15. エンベデッド・メモリーの ECC 機能に関するガイドライン 4.3.16. FIFO Intel® FPGA IP のパラメーター 4.3.17. リセットスキーム
4.3.3. 仕様 x
4.3.3.1. Verilog HDLプロトタイプ 4.3.3.2. VHDL のコンポーネント宣言 4.3.3.3. VHDLのLIBRARY-USE 宣言 4.3.3.4. パラメーター化が可能なマクロ・テンプレートの HDL コード 4.3.3.5. FIFO の信号 4.3.3.6. FIFO のパラメーター設定
4.3.8. FIFO の同期クリアと非同期クリアの影響 x
4.3.8.1. DCFIFO コンパイル時のリカバリーとリムーバルのタイミング違反警告
4.3.11. DCFIFO のタイミング制約の設定 x
4.3.11.1. 組み込みタイミング制約 4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約
4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約 x
4.3.11.2.1. SDC コマンド
4.4. Shift Register (RAM-based) Intel® FPGA IP x
4.4.1. Shift Register (RAM-based) Intel® FPGA IP のリリース情報 4.4.2. Shift Register (RAM-based) Intel® FPGA IP の機能 4.4.3. Shift Register (RAM-based) Intel® FPGA IP の基本的な説明 4.4.4. Shift Register (RAM-based) Intel® FPGA IP のパラメーターの設定 4.4.5. シフトレジスターのポートとパラメーターの設定
1. Agilex™ 7 エンベデッド・メモリーの概要
2. Agilex™ 7 エンベデッド・メモリーのアーキテクチャーと機能
3. Agilex™ 7 エンベデッド・メモリーのデザインに関する考慮事項
4. Agilex™ 7 エンベデッド・メモリー IP のリファレンス
5. Agilex™ 7 エンベデッド・メモリーのデバッグ
6. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド・アーカイブ
7. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド改訂履歴

4.3.16. FIFO Intel® FPGA IP のパラメーター

表 55.  FIFO Intel® FPGA IP のパラメーターの説明次の表は、FIFO Intel® FPGA IP コアのパラメーターの一覧です。
パラメーター 選択可能な値 詳細
パラメーター設定: Widths, Clk, Synchronization
How wide should the FIFO be? — データポートと q ポートの幅を指定します。
How deep should the FIFO be? Note: You could enter arbitrary values for width 4、8、16、32、64、128、256、512、1024、2048、4096、8192、16384、32768、65536、131072 FIFO の深度を指定します。これは常に 2 の累乗です。
Do you want a common clock for reading and writing the FIFO?
  • Yes, synchronize both reading and writing to 'clock'. Create one set of full/empty control signals.
  • No, synchronize reading and writing to 'rdclk' and 'wrclk', respectively. Create a set of full/empty control signals for each clock.
—
パラメーター設定: SCFIFO Options
Would you like to disable any circuitry protection?
  • full
  • empty
  • usedw[] (number of words in FIFO).

    注意: MSB を使用してハーフフル・フラグを生成することができます。

  • almost full becomes true when usedw[] is greater than or equal to
  • almost empty becomes true when usedw[] is less than
  • Asynchronous clear
  • Synchronous clear (flush the FIFO)
 On/Off —
パラメーター設定: DCFIFO 1
No, synchronize reading and writing to 'rdclk' and 'wrclk', respectively. Create a set of full/empty control signals for for each clock. を選択している場合は、次のオプションが利用可能です。

合計レイテンシー、クロック同期、準安定状態の保護、エリア、fmax のオプションはグループとして設定する必要があります。合計レイテンシーは、書き込みクロックの 2 つの立ち上がりエッジと以下で選択されている読み出しクロックの数の合計です。

Which option(s) is most important to the DCFIFO? (Read clk sync stages, metastability protection, area, fmax)

Which type of optimization do you want?
  • Minimal setting for unsynchronized clocks. 2 sync stages, good metastability, medium size, good fmax.
  • Best metastability protection, best fmax, unsynchronized clocks. 3 or more sync stages, best metastability protection, largest size, best fmax.
合計レイテンシー、クロック同期、準安定状態の保護、エリア、fmax を指定します。
  • Minimal setting for unsynchronized clocks - このオプションでは、2 つの同期ステージを使用します。優れた準安定状態の保護を備えます。中サイズを使用して、優れた fMAX を提供します。
  • Best metastability protection, best fmax, unsynchronized clocks - このオプションでは、3 つ以上の同期ステージを使用します。最高の準安定状態の保護を備えます。最大サイズを使用しますが、最高の fMAX を提供します。
More Options Best metastability protection, best fmax, unsynchronized clock を選択している場合は、次のオプションが利用可能です。
  • How many sync stages?
 3、4、5、6、7、8、9 同期ステージの数を指定します。
Timing Constraint
  • Generate SDC file and disable embedded timing constraint
 On/Off SDC ファイルを正しいタイミング制約で生成します。組み込まれている set_false_path 割り当ては無効になります。新しいタイミング制約は、set_net_delay、set_max_skew、set_min_delay、set_max_delay で構成されます。タイミング制約の使用方法に関しては、ユーザーガイドを参照してください。
パラメーター設定: DCFIFO 2
No, synchronize reading and writing to 'rdclk' and 'wrclk', respectively. Create a set of full/empty control signals for for each clock. を選択している場合は、次のオプションが利用可能です。

Which optional output control signals do you want?

usedw[] は、FIFO のワード数です。

 On/Off —
読み出し側
  • full
  • empty
  • usedw[]

注意: これらの信号は、「rdclk」に同期しています。

 —
書き込み側
  • full
  • empty
  • usedw[]

注意: これらの信号は、「wrclk」に同期しています。

 —
More Options
  • Add an extra MSB to usedw port(s). 注意: MSB を使用してハーフフル・フラグを生成することができます。
  • Asynchronous clear
  • Add circuit to synchronize 'aclr' input with 'wrclk'
  • Add circuit to synchronize 'aclr' input with 'rdclk'
 On/Off —
パラメーター設定: Rdreq Option, Blk Type
Which kind of read access do you want with the rdreq signal?
  • Normal FIFO mode.
  • Show-ahead synchronous FIFO mode.
FIFO をレガシーモードにするか、Show-ahead モードにするかを指定します。
  • Normal FIFO mode - 「rdreq」のアサート後にデータが利用可能になります。「rdreq」は読み出し要求として機能します。
  • Show-ahead synchronous FIFO mode - 「rdreq」のアサート前にデータが利用可能になります。「rdreq」は読み出し肯定応答として機能します。注意: このモードではパフォーマンスが低下します。
What should the memory block type be
  • Auto
  • MLAB
  • M20K
  • M144K
メモリーブロックのタイプを指定します。選択可能なメモリーブロックのタイプは、ターゲットデバイスによって異なります。
Set the maximum block depth to Auto、32、64、128、256、512、1024、2048、4096、8192、16384、32768、65536、131072 最大ブロック深度をワード数で指定します。
Reduce RAM usage (decreases speed and increases number of Les). Available if data width is divisible by 9. On/Off —
パラメーター設定: Optimization, Circuitry Protection
Would you like to register the output to maximize the performance but use more area?
  • Yes (best speed)
  • No (smallest area)
RAM の出力をレジスターするかを指定します。
Implement FIFO storage with logic cells only, even if the device contains memory blocks. On/Off ロジックセルのみで FIFO ストレージを実装するかを指定します。
Would you like to disable any circuitry protection (overflow checking and underflow checking)?
If not required, overflow and underflow checking can be disabled to improve performance.
  • Disable overflow checking. Writing to a full FIFO corrupts contents.
  • Disable underflow checking. Reading from an empty FIFO corrupts contents
 On/Off オーバーフローに対する回路保護を無効にするかを指定します。
Would you like to enable ECC?
  • Enable error checking and correcting (ECC)
 On/Off エラーの検出と訂正機能を有効にするかを指定します。
レベル 2 の表題