Agilex™ 7 エンベデッド・メモリー・ユーザーガイド

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ID 683241
日付 12/17/2024
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ドキュメント目次
ドキュメント目次 x
1. Agilex™ 7 エンベデッド・メモリーの概要 2. Agilex™ 7 エンベデッド・メモリーのアーキテクチャーと機能 3. Agilex™ 7 エンベデッド・メモリーのデザインに関する考慮事項 4. Agilex™ 7 エンベデッド・メモリー IP のリファレンス 5. Agilex™ 7 エンベデッド・メモリーのデバッグ 6. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド・アーカイブ 7. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド改訂履歴
1. Agilex™ 7 エンベデッド・メモリーの概要 x
1.1. Agilex™ 7 エンベデッド・メモリーの機能
2. Agilex™ 7 エンベデッド・メモリーのアーキテクチャーと機能 x
2.1. Agilex™ 7 M シリーズ M20K ブロックのファブリック・ネットワークオンチップ (NoC) 2.2. Agilex™ 7 エンベデッド・メモリー・ブロックにおけるバイト・イネーブル 2.3. アドレス・クロック・イネーブルのサポート 2.4. 非同期クリアと同期クリア 2.5. メモリーブロックの誤り訂正コード (ECC) のサポート 2.6. Agilex™ 7 エンベデッド・メモリーのクロックモード 2.7. Agilex™ 7エンベデッド・メモリーのコンフィグレーション 2.8. Force-to-Zero 2.9. コヒーレント読み出しメモリー 2.10. フリーズロジック 2.11. トゥルー・デュアルポートのデュアルクロック・エミュレーター 2.12. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値 2.13. M20K ブロックのタイミングまたは消費電力の最適化機能 2.14. Agilex™ 7 でサポートされるエンベデッド・メモリー IP
2.2. Agilex™ 7 エンベデッド・メモリー・ブロックにおけるバイト・イネーブル x
2.2.1. バイト・イネーブル制御 2.2.2. データバイト出力 2.2.3. バイト・イネーブルの動作
2.5. メモリーブロックの誤り訂正コード (ECC) のサポート x
2.5.1. 誤り訂正コードの真理値 2.5.2. パリティービット 2.5.3. ECC のパリティーフリップ 2.5.4. ECC Read-During-Write の動作
2.6. Agilex™ 7 エンベデッド・メモリーのクロックモード x
2.6.1. シングルクロック・モード 2.6.2. 読み出し/書き込みクロックモード 2.6.3. 入力/出力クロックモード 2.6.4. クロックモードにおける非同期/同期クリア 2.6.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.6.6. クロックモードにおける独立したクロックイネーブル
2.7. Agilex™ 7エンベデッド・メモリーのコンフィグレーション x
2.7.1. 混合幅のポート・コンフィグレーション
2.9. コヒーレント読み出しメモリー x
2.9.1. 転送ロジック
3. Agilex™ 7 エンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択についての考慮事項 3.2. 同時読み出し動作についての考慮事項 3.3. Read-During-Write (RDW) 3.4. 電源投入時の状態とメモリーの初期化についての考慮事項 3.5. 消費電力の削減 3.6. 非決定的な入力の使用に関する制限 3.7. クロック信号と他のコントロール信号の同時変更に関する制限 3.8. Quartus® Prime 開発ソフトウェアにおけるメモリーの高度な設定 3.9. メモリー深度の設定に関する考慮事項 3.10. M20K エンベデッド・メモリー・ブロックの入力クロック品質要件 3.11. メモリー出力のレジスターに関する考慮事項
3.3. Read-During-Write (RDW) x
3.3.1. Read-During-Write 動作のカスタマイズ
3.3.1. Read-During-Write 動作のカスタマイズ x
3.3.1.1. 同一ポートの Read-During-Write モード 3.3.1.2. 混合ポートの Read-During-Write モード
4. Agilex™ 7 エンベデッド・メモリー IP のリファレンス x
4.1. オンチップメモリー RAM/ROM インテル FPGA IP コア 4.2. eSRAM Agilex™ FPGA IP 4.3. FIFO Intel FPGA IP 4.4. Shift Register (RAM-based) Intel® FPGA IP
4.1. オンチップメモリー RAM/ROM インテル FPGA IP コア x
4.1.1. RAM/ROM Intel® FPGA IP のリリース情報 4.1.2. RAM: 1-PORT Intel® FPGA IP のパラメーター 4.1.3. RAM: 2-PORT Intel® FPGA IP のパラメーター 4.1.4. RAM: 4-PORT Intel® FPGA IP のパラメーター 4.1.5. ROM: 1-PORT Intel® FPGA IP のパラメーター 4.1.6. ROM: 2-PORT Intel® FPGA IP のパラメーター 4.1.7. パラメーター設定の手動変更 4.1.8. RAM および ROM のインターフェイス信号
4.1.7. パラメーター設定の手動変更 x
4.1.7.1. RAM および ROM のパラメーター設定
4.2. eSRAM Agilex™ FPGA IP x
4.2.1. eSRAM Agilex™ FPGA IP のリリース情報 4.2.2. eSRAM システムの機能 4.2.3. eSRAM Agilex™ FPGA IP のパラメーター 4.2.4. eSRAM Agilex™ FPGA IP のインターフェイス信号 4.2.5. eSRAM のタイミング図
4.2.2. eSRAM システムの機能 x
4.2.2.1. eSRAM の仕様
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel® FPGA IP のリリース情報 4.3.2. コンフィグレーション方法 4.3.3. 仕様 4.3.4. FIFO の機能におけるタイミング要件 4.3.5. SCFIFO の ALMOST_EMPTY 機能のタイミング 4.3.6. FIFO の出力ステータスフラグとレイテンシー 4.3.7. FIFO の準安定状態の保護および関連オプション 4.3.8. FIFO の同期クリアと非同期クリアの影響 4.3.9. SCFIFO および DCFIFO の Show-ahead モード 4.3.10. 異なる入力幅と出力幅 4.3.11. DCFIFO のタイミング制約の設定 4.3.12. 手動インスタンス化のコーディング例 4.3.13. デザイン例 4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送 4.3.15. エンベデッド・メモリーの ECC 機能に関するガイドライン 4.3.16. FIFO Intel® FPGA IP のパラメーター 4.3.17. リセットスキーム
4.3.3. 仕様 x
4.3.3.1. Verilog HDLプロトタイプ 4.3.3.2. VHDL のコンポーネント宣言 4.3.3.3. VHDLのLIBRARY-USE 宣言 4.3.3.4. パラメーター化が可能なマクロ・テンプレートの HDL コード 4.3.3.5. FIFO の信号 4.3.3.6. FIFO のパラメーター設定
4.3.8. FIFO の同期クリアと非同期クリアの影響 x
4.3.8.1. DCFIFO コンパイル時のリカバリーとリムーバルのタイミング違反警告
4.3.11. DCFIFO のタイミング制約の設定 x
4.3.11.1. 組み込みタイミング制約 4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約
4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約 x
4.3.11.2.1. SDC コマンド
4.4. Shift Register (RAM-based) Intel® FPGA IP x
4.4.1. Shift Register (RAM-based) Intel® FPGA IP のリリース情報 4.4.2. Shift Register (RAM-based) Intel® FPGA IP の機能 4.4.3. Shift Register (RAM-based) Intel® FPGA IP の基本的な説明 4.4.4. Shift Register (RAM-based) Intel® FPGA IP のパラメーターの設定 4.4.5. シフトレジスターのポートとパラメーターの設定
1. Agilex™ 7 エンベデッド・メモリーの概要
2. Agilex™ 7 エンベデッド・メモリーのアーキテクチャーと機能
3. Agilex™ 7 エンベデッド・メモリーのデザインに関する考慮事項
4. Agilex™ 7 エンベデッド・メモリー IP のリファレンス
5. Agilex™ 7 エンベデッド・メモリーのデバッグ
6. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド・アーカイブ
7. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド改訂履歴

2.14. Agilex™ 7 でサポートされるエンベデッド・メモリー IP

表 13.   Agilex™ 7 メモリー IP次の表は、 Agilex™ 7 エンベデッド・メモリー・ブロックでサポートされる IP をリスト化し、説明しています。
IP サポートされるメモリーモード M20K のサポート MLAB のサポート eSRAM のサポート 詳細
RAM: 1-PORT Intel® FPGA IP シングルポート RAM あり あり なし 一度に実行できる読み出しまたは書き込み動作は 1 つだけです。

読み出しイネーブルポートを使用して、書き込み動作時の RAM 出力ポートの動作を制御します。

  • 直近のアクティブな読み出しイネーブルの際に保持されていた以前の値を維持するには、読み出しイネーブルポートを作成し、その読み出しイネーブルポートがデアサートされている状態で書き込み動作を行います。
  • 書き込まれている新しいデータ、そのアドレスの古いデータ、または Don't Care の値を、Read-During-Write が同じアドレス位置で発生している際に表示する場合は、読み出しイネーブル信号の作成、もしくは書き込み動作中の読み出しイネーブルのアクティブ化を行わないでください。
RAM: 2-PORT Intel® FPGA IP シンプル・デュアルポート RAM あり あり なし 異なる位置への 1 つの読み出し動作と 1 つの書き込み動作を同時に実行することができます。すなわち、書き込み動作がポート A で発生し、読み出し動作がポート B で発生している状態です。
RAM: 2-PORT Intel® FPGA IP トゥルー・デュアルポート RAM あり なし なし ポートの 2 つの動作を任意の組み合わせで行うことができます (シングルクロック・モードで 2 つの読み出し、2 つの書き込み、または 1 つの読み出しと 1 つの書き込み)。
RAM: 4-PORT Intel® FPGA IP シンプル・クアッドポート RAM あり なし なし 異なる位置への 2 つの読み出し動作と 2 つの書き込み動作を同時に行うことができます。この場合、書き込みアドレスは address_a および address_b 信号/ポートで指定され、読み出しアドレスは address2_a および address2_b 信号/ポートで指定されます。
ROM: 1-PORT Intel® FPGA IP シングルポート ROM あり あり なし

1 つのアドレスポートのみを読み出し動作で利用可能です。

メモリーブロックを ROM として使用することができます。

  • メモリーブロックの ROM のコンテンツは、.mif または .hex を使用して初期化します。
  • ROM のアドレスラインは、M20K ブロックではレジスターされます。MLAB ではレジスターされない場合もあります。
  • 出力は、レジスターする/しないを選択することができます。
  • 出力レジスターは、非同期クリア、もしくは同期クリアにすることができます。
  • ROM の読み出し動作は、シングルポート RAM のコンフィグレーションにおける読み出し動作と同じです。
ROM: 2 PORT Intel® FPGA IP デュアルポート ROM あり なし なし

デュアルポート ROM には、シングルポート ROM とほぼ同じ機能のポートがあります。違いは、デュアルポート ROM には読み出し動作にアドレスポートが追加されることです。

メモリーブロックを ROM として使用することができます。

  • メモリーブロックの ROM のコンテンツは、.mif または .hex を使用して初期化します。
  • M20K ブロックでは、ROM のアドレスラインはレジスターされます。
  • 出力は、レジスターする/しないを選択することができます。
  • 出力レジスターは、非同期クリア、もしくは同期クリアにすることができます。
  • ROM の読み出し動作は、トゥルー・デュアルポート RAM のコンフィグレーションにおける読み出し動作と同じです。
Shift Register (RAM-based) Intel® FPGA IP — あり あり なし

メモリーブロックをシフト・レジスター・ブロックとして使用し、ロジックセルと配線リソースの使用を抑えます。

このモードは、ローカル・データ・ストレージを必要とする DSP のアプリケーションで有効です。これには、有限インパルス応答 (FIR) フィルター、擬似乱数発生器、マルチチャネル・フィルタリング、自己相関関数および相互相関関数などがあります。従来、ローカル・データ・ストレージは標準的なフリップフロップで実装されますが、大きなシフトレジスターでは多数のロジックセルが消費されます。

入力データ幅 (w)、タップ長 (m)、およびタップ数 (n) でシフトレジスターのサイズ (w × m × n) が決まります。メモリーブロックをカスケード接続することで、より大きなシフトレジスターを実装することができます。

FIFO Intel® FPGA IP — あり あり なし

メモリーブロックは、FIFO バッファーとして使用することができます。SCFIFO および DCFIFO の機能を使用し、シングルクロックまたはデュアルクロックの非同期 FIFO バッファーをデザインに実装します。

小さく浅い FIFO バッファーを多数備えるデザインでは、MLAB が FIFO モードに最適です。ただし、MLAB は混合幅の FIFO モードをサポートしません。

eSRAM Agilex™ FPGA IP — なし なし あり

eSRAM メモリー (大容量メモリー) を使用し、単一の読み出しおよび書き込み手法を実行します。eSRAM メモリーには 4 つのポートがあります。各 ポートには専用の書き込みアドレスと読み出しアドレスがあり、書き込みイネーブルと読み出しイネーブルのコントロール信号で読み出しおよび書き込み動作を動的に制御します。

注意:
メモリーコンテンツの破損を回避するため、読み出しまたは書き込み動作時にエンベデッド・メモリー・ブロックの入力レジスターでセットアップ時間またはホールド時間に違反しないようにします。この制限は、シングルポート RAM、シンプル・デュアルポート RAM、トゥルー・デュアルポート RAM、シンプル・クアッドポート RAM、または ROM モードでメモリーブロックを使用する場合に適用されます。
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レベル 2 の表題