Advanced SEU Detection インテル® FPGA IPユーザーガイド

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ID 683542
日付 3/26/2019
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ドキュメント目次
ドキュメント目次 x
1. Advanced SEU Detection インテル® FPGA IPの概要 2. Advanced SEU Detection インテル® FPGA IPの機能の説明 3. Advanced SEU Detection インテル® FPGA IPの使用 4. CRAMアレイでのSEUの緩和 5. Advanced SEU Detection インテル® FPGA IPユーザーガイド・アーカイブ 6. Advanced SEU Detection インテル® FPGA IPユーザーガイドの改訂履歴
2. Advanced SEU Detection インテル® FPGA IPの機能の説明 x
2.1. オンチップ・ルックアップ・センシティビティー・プロセス 2.2. オフチップ・ルックアップ・センシティビティー・プロセス
2.1. オンチップ・ルックアップ・センシティビティー・プロセス x
2.1.1. オンチップ・センシティビティー・プロセッサー 2.1.2. オンチップ・プロセスの信号
2.2. オフチップ・ルックアップ・センシティビティー・プロセス x
2.2.1. オフチップ・ルックアップ・センシティビティー・プロセスの動作フロー 2.2.2. 外部センシティビティー・プロセッサー 2.2.3. オフチップ・プロセスの信号 2.2.4. SMHのルックアップ
2.2.4. SMHのルックアップ x
2.2.4.1. SMHファイルの種類
3. Advanced SEU Detection インテル® FPGA IPの使用 x
3.1. IP コアのカスタマイズと生成 3.2. Advanced SEU Detection IP コアのパラメーター
3.1. IP コアのカスタマイズと生成 x
3.1.1. IP Catalogとパラメーター・エディター 3.1.2. パラメーター・エディター 3.1.3. IP コアのパラメーターとオプションの指定
3.1.3. IP コアのパラメーターとオプションの指定 x
3.1.3.1. IP コア生成時の出力 (インテル Quartus Prime プロ・エディション)
4. CRAMアレイでのSEUの緩和 x
4.1. インテル® Quartus® Prime開発ソフトウェアでのAdvanced SEU Detection機能の有効化 4.2. 階層的タグ付け 4.3. センシティビティー・マップのヘッダーファイルのルックアップ
4.2. 階層的タグ付け x
4.2.1. パーティションでのロジック・センシティビティーIDの指定
4.3. センシティビティー・マップのヘッダーファイルのルックアップ x
4.3.1. センシティビティー・マップ・ヘッダー・ファイルのメモリーへのプログラミング 4.3.2. SMHリビジョン1でのルックアップの実行 (Stratix IVおよび Arria® II) 4.3.3. SMHリビジョン2でのルックアップの実行 (Stratix V、 Arria® V、 Cyclone® Vデバイス) 4.3.4. SMHリビジョン3でのルックアップの実行 (インテルArriaおよび インテル® Cyclone® 10 GXデバイス)
1. Advanced SEU Detection インテル® FPGA IPの概要
2. Advanced SEU Detection インテル® FPGA IPの機能の説明
3. Advanced SEU Detection インテル® FPGA IPの使用
4. CRAMアレイでのSEUの緩和
5. Advanced SEU Detection インテル® FPGA IPユーザーガイド・アーカイブ
6. Advanced SEU Detection インテル® FPGA IPユーザーガイドの改訂履歴

2.2.3. オフチップ・プロセスの信号

オフチップとオンチップのセンシティビティー・プロセスは、オフチップ・センシティビティー・プロセスが外部メモリー・インターフェイスではなくEMRキャッシュ・インターフェイスを使用することを除いて、同様の信号を使用します。

図 5. オフチップ・プロセスにおけるAdvanced SEU Detection IP コアの信号
表 3.  オフチップ・プロセスにおけるAdvanced SEU Detection IP コアの信号
インターフェイス 信号 種類 幅 説明
クロックとリセット clk 入力 1
  • クロック入力です。
  • EMR Unloader IP コアと同じ入力クロックを使用します。入力周波数は、次のコンテンツが利用可能になる前にEMRコンテンツを処理するのに十分でなければなりません。例えば、Stratix Vデバイスに推奨される最小周波数は30 MHzです。

    周波数が低すぎる場合、IP コアが現在のコンテンツの処理を行っている際に新しいEMRコンテンツが利用可能になると、IP コアはcritical_error信号をアサートします。

reset 入力 1 アクティブHighリセットです。
キャッシュ・コンフィグレーション cache_comparison_off 入力 1
  • スタティック入力信号です。
  • IP コアにキャッシュの比較をバイパスするように命令します。
  • この信号は、カスタムデザインの内部スクラブ機能で使用可能です。
Avalon-STシンク・インターフェイス信号3 emr 入力
  • 46 (Stratix IV)
  • 67 (Cyclone V、 Arria® V、 Stratix® V)
  • 119 (インテル Arria 10 および インテル® Cyclone® 10 GX)4
EMR Unloader IP コアからのEMRデータ入力です。
emr_valid 入力 1 emrデータ入力が有効であることを示します。
emr_error 入力 1
  • emrデータがエラーにより無視されることを示します。
  • このエラーは、EMR Unloader IP コアからのデータのオーバーランがある場合に発生する可能性があります。
エラー critical_error 出力 1 クリティカルなEDCRCエラーが検出されたことを示します。次のいずれかの条件が当てはまる場合に、IP コアはこの信号をアサートします。
  • emr_dataがクリティカルなEDCRCエラーを示している。
  • emr_errorがアサートされ、EMRコンテンツの損失を示している。
  • 前のデータが処理される前に新しいemr_dataが利用可能になっている。すなわち、emr_dataのオーバーランです。
critical_clear 入力 1
  • オプションの入力信号です。
  • この信号をアサートし、critical_error信号をクリアーします。
Avalon-STソース・インターフェイス信号 cache_data 出力
  • 30 (Stratix IV)
  • 35 (Cyclone V、 Arria® V、 Stratix® V)
  • 78 (インテル Arria 10、 インテル® Cyclone® 10 GX)
  • エラーのキャッシュデータです。
  • EMRキャッシュエントリーの位置情報を提供します。
cache_valid 出力 1 この信号は、キャッシュに修正可能なエラーデータが含まれる場合にアサートされます。
cache_ready 入力 1 Avalonストリーム・インターフェイスの準備ができていることを示します。
cache_error 出力 1 このAvalonストリーム制御信号は、キャッシュのオーバーフロー状態を示します。新しいEMRデータがフルキャッシュ (cache_fill_level = cache_depth) で使用可能になると、IP コアはこの信号をアサートします。
キャッシュの状態 cache_fill_level 出力 4 キャッシュ内のエントリー数を示します。
関連情報
3 Avalon-STストリーミング・シンク・インターフェイスをEMR Unloader IP コアの対応するAvalon-STソース・インターフェイスに接続します。
4 実際のEMRデータは78ビットのみです [77:0]。ビット [118:78] は予約されています。
レベル 2 の表題