Advanced SEU Detection インテル® FPGA IPユーザーガイド

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ID 683542
日付 3/26/2019
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ドキュメント目次
ドキュメント目次 x
1. Advanced SEU Detection インテル® FPGA IPの概要 2. Advanced SEU Detection インテル® FPGA IPの機能の説明 3. Advanced SEU Detection インテル® FPGA IPの使用 4. CRAMアレイでのSEUの緩和 5. Advanced SEU Detection インテル® FPGA IPユーザーガイド・アーカイブ 6. Advanced SEU Detection インテル® FPGA IPユーザーガイドの改訂履歴
2. Advanced SEU Detection インテル® FPGA IPの機能の説明 x
2.1. オンチップ・ルックアップ・センシティビティー・プロセス 2.2. オフチップ・ルックアップ・センシティビティー・プロセス
2.1. オンチップ・ルックアップ・センシティビティー・プロセス x
2.1.1. オンチップ・センシティビティー・プロセッサー 2.1.2. オンチップ・プロセスの信号
2.2. オフチップ・ルックアップ・センシティビティー・プロセス x
2.2.1. オフチップ・ルックアップ・センシティビティー・プロセスの動作フロー 2.2.2. 外部センシティビティー・プロセッサー 2.2.3. オフチップ・プロセスの信号 2.2.4. SMHのルックアップ
2.2.4. SMHのルックアップ x
2.2.4.1. SMHファイルの種類
3. Advanced SEU Detection インテル® FPGA IPの使用 x
3.1. IP コアのカスタマイズと生成 3.2. Advanced SEU Detection IP コアのパラメーター
3.1. IP コアのカスタマイズと生成 x
3.1.1. IP Catalogとパラメーター・エディター 3.1.2. パラメーター・エディター 3.1.3. IP コアのパラメーターとオプションの指定
3.1.3. IP コアのパラメーターとオプションの指定 x
3.1.3.1. IP コア生成時の出力 (インテル Quartus Prime プロ・エディション)
4. CRAMアレイでのSEUの緩和 x
4.1. インテル® Quartus® Prime開発ソフトウェアでのAdvanced SEU Detection機能の有効化 4.2. 階層的タグ付け 4.3. センシティビティー・マップのヘッダーファイルのルックアップ
4.2. 階層的タグ付け x
4.2.1. パーティションでのロジック・センシティビティーIDの指定
4.3. センシティビティー・マップのヘッダーファイルのルックアップ x
4.3.1. センシティビティー・マップ・ヘッダー・ファイルのメモリーへのプログラミング 4.3.2. SMHリビジョン1でのルックアップの実行 (Stratix IVおよび Arria® II) 4.3.3. SMHリビジョン2でのルックアップの実行 (Stratix V、 Arria® V、 Cyclone® Vデバイス) 4.3.4. SMHリビジョン3でのルックアップの実行 (インテルArriaおよび インテル® Cyclone® 10 GXデバイス)
1. Advanced SEU Detection インテル® FPGA IPの概要
2. Advanced SEU Detection インテル® FPGA IPの機能の説明
3. Advanced SEU Detection インテル® FPGA IPの使用
4. CRAMアレイでのSEUの緩和
5. Advanced SEU Detection インテル® FPGA IPユーザーガイド・アーカイブ
6. Advanced SEU Detection インテル® FPGA IPユーザーガイドの改訂履歴

2.1. オンチップ・ルックアップ・センシティビティー・プロセス

SEU検出をサポートするデバイスファミリーにはすべて、強化されたエラー検出ブロックが含まれています。このブロックは、サポートされているデバイスのソフトエラーを検出し、シングルビット・エラーとダブルビットの隣接エラーの位置を提供します。Advanced SEU Detection IP コアはエラー検出ブロックのエラー検出レジスターを読み取り、シングルビット・エラーの位置をセンシティビティー・マップと比較します。これにより、障害がデバイス動作に影響するかどうかを判断します。

図 1. オンチップ・ルックアップ・センシティビティー・プロセスのシステム概要

Advanced SEU Detection IP コアは (EMR Unloader IP コアまたはユーザーロジックによって提供される) EMRコンテンツにアクセスし、EMRコンテンツの分析を行い、センシティビティー・マップを含む外部メモリーにクエリーを発行します。システム設計者は、メモリー・アクセス・ロジックと外部メモリーの情報を提供する必要があります。

エラー検出ロジックでSEUを緩和するには、ロジックのソフトエラーを許容するSEU検出回路を実装します。例えば、デザインでAdvanced SEU Detection IP コアの2つのインスタンスをインスタンス化し、インスタンスの出力を比較します。IP コアのそれぞれのインスタンスは、もう一方のインスタンスで発生したエラーを「クリティカル」として強調表示します。


セクションの内容
オンチップ・センシティビティー・プロセッサー
オンチップ・プロセスの信号

関連情報
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