Advanced SEU Detection インテル® FPGA IPユーザーガイド

ダウンロード PDF
ID 683542
日付 3/26/2019
Public
ドキュメント目次
ドキュメント目次 x
1. Advanced SEU Detection インテル® FPGA IPの概要 2. Advanced SEU Detection インテル® FPGA IPの機能の説明 3. Advanced SEU Detection インテル® FPGA IPの使用 4. CRAMアレイでのSEUの緩和 5. Advanced SEU Detection インテル® FPGA IPユーザーガイド・アーカイブ 6. Advanced SEU Detection インテル® FPGA IPユーザーガイドの改訂履歴
2. Advanced SEU Detection インテル® FPGA IPの機能の説明 x
2.1. オンチップ・ルックアップ・センシティビティー・プロセス 2.2. オフチップ・ルックアップ・センシティビティー・プロセス
2.1. オンチップ・ルックアップ・センシティビティー・プロセス x
2.1.1. オンチップ・センシティビティー・プロセッサー 2.1.2. オンチップ・プロセスの信号
2.2. オフチップ・ルックアップ・センシティビティー・プロセス x
2.2.1. オフチップ・ルックアップ・センシティビティー・プロセスの動作フロー 2.2.2. 外部センシティビティー・プロセッサー 2.2.3. オフチップ・プロセスの信号 2.2.4. SMHのルックアップ
2.2.4. SMHのルックアップ x
2.2.4.1. SMHファイルの種類
3. Advanced SEU Detection インテル® FPGA IPの使用 x
3.1. IP コアのカスタマイズと生成 3.2. Advanced SEU Detection IP コアのパラメーター
3.1. IP コアのカスタマイズと生成 x
3.1.1. IP Catalogとパラメーター・エディター 3.1.2. パラメーター・エディター 3.1.3. IP コアのパラメーターとオプションの指定
3.1.3. IP コアのパラメーターとオプションの指定 x
3.1.3.1. IP コア生成時の出力 (インテル Quartus Prime プロ・エディション)
4. CRAMアレイでのSEUの緩和 x
4.1. インテル® Quartus® Prime開発ソフトウェアでのAdvanced SEU Detection機能の有効化 4.2. 階層的タグ付け 4.3. センシティビティー・マップのヘッダーファイルのルックアップ
4.2. 階層的タグ付け x
4.2.1. パーティションでのロジック・センシティビティーIDの指定
4.3. センシティビティー・マップのヘッダーファイルのルックアップ x
4.3.1. センシティビティー・マップ・ヘッダー・ファイルのメモリーへのプログラミング 4.3.2. SMHリビジョン1でのルックアップの実行 (Stratix IVおよび Arria® II) 4.3.3. SMHリビジョン2でのルックアップの実行 (Stratix V、 Arria® V、 Cyclone® Vデバイス) 4.3.4. SMHリビジョン3でのルックアップの実行 (インテルArriaおよび インテル® Cyclone® 10 GXデバイス)
1. Advanced SEU Detection インテル® FPGA IPの概要
2. Advanced SEU Detection インテル® FPGA IPの機能の説明
3. Advanced SEU Detection インテル® FPGA IPの使用
4. CRAMアレイでのSEUの緩和
5. Advanced SEU Detection インテル® FPGA IPユーザーガイド・アーカイブ
6. Advanced SEU Detection インテル® FPGA IPユーザーガイドの改訂履歴

4. CRAMアレイでのSEUの緩和

クリティカルなアプリケーションには、SEUの回復戦略が必要です。 インテル® Quartus® Prime開発ソフトウェアはSEUの検出を提供し、SEUによる中断を低減するための回復応答をデザインすることを可能にします。


セクションの内容
インテル Quartus Prime開発ソフトウェアでのAdvanced SEU Detection機能の有効化
階層的タグ付け
センシティビティー・マップのヘッダーファイルのルックアップ

レベル 2 の表題