Advanced SEU Detection インテル® FPGA IPユーザーガイド

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ID 683542
日付 3/26/2019
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ドキュメント目次
ドキュメント目次 x
1. Advanced SEU Detection インテル® FPGA IPの概要 2. Advanced SEU Detection インテル® FPGA IPの機能の説明 3. Advanced SEU Detection インテル® FPGA IPの使用 4. CRAMアレイでのSEUの緩和 5. Advanced SEU Detection インテル® FPGA IPユーザーガイド・アーカイブ 6. Advanced SEU Detection インテル® FPGA IPユーザーガイドの改訂履歴
2. Advanced SEU Detection インテル® FPGA IPの機能の説明 x
2.1. オンチップ・ルックアップ・センシティビティー・プロセス 2.2. オフチップ・ルックアップ・センシティビティー・プロセス
2.1. オンチップ・ルックアップ・センシティビティー・プロセス x
2.1.1. オンチップ・センシティビティー・プロセッサー 2.1.2. オンチップ・プロセスの信号
2.2. オフチップ・ルックアップ・センシティビティー・プロセス x
2.2.1. オフチップ・ルックアップ・センシティビティー・プロセスの動作フロー 2.2.2. 外部センシティビティー・プロセッサー 2.2.3. オフチップ・プロセスの信号 2.2.4. SMHのルックアップ
2.2.4. SMHのルックアップ x
2.2.4.1. SMHファイルの種類
3. Advanced SEU Detection インテル® FPGA IPの使用 x
3.1. IP コアのカスタマイズと生成 3.2. Advanced SEU Detection IP コアのパラメーター
3.1. IP コアのカスタマイズと生成 x
3.1.1. IP Catalogとパラメーター・エディター 3.1.2. パラメーター・エディター 3.1.3. IP コアのパラメーターとオプションの指定
3.1.3. IP コアのパラメーターとオプションの指定 x
3.1.3.1. IP コア生成時の出力 (インテル Quartus Prime プロ・エディション)
4. CRAMアレイでのSEUの緩和 x
4.1. インテル® Quartus® Prime開発ソフトウェアでのAdvanced SEU Detection機能の有効化 4.2. 階層的タグ付け 4.3. センシティビティー・マップのヘッダーファイルのルックアップ
4.2. 階層的タグ付け x
4.2.1. パーティションでのロジック・センシティビティーIDの指定
4.3. センシティビティー・マップのヘッダーファイルのルックアップ x
4.3.1. センシティビティー・マップ・ヘッダー・ファイルのメモリーへのプログラミング 4.3.2. SMHリビジョン1でのルックアップの実行 (Stratix IVおよび Arria® II) 4.3.3. SMHリビジョン2でのルックアップの実行 (Stratix V、 Arria® V、 Cyclone® Vデバイス) 4.3.4. SMHリビジョン3でのルックアップの実行 (インテルArriaおよび インテル® Cyclone® 10 GXデバイス)
1. Advanced SEU Detection インテル® FPGA IPの概要
2. Advanced SEU Detection インテル® FPGA IPの機能の説明
3. Advanced SEU Detection インテル® FPGA IPの使用
4. CRAMアレイでのSEUの緩和
5. Advanced SEU Detection インテル® FPGA IPユーザーガイド・アーカイブ
6. Advanced SEU Detection インテル® FPGA IPユーザーガイドの改訂履歴

3.1.3. IP コアのパラメーターとオプションの指定

IP コアのパラメーターとオプションを指定するには、次のステップを実行します。
  1. プラットフォーム・デザイナーの IP Catalog (Tools > IP Catalog) で、カスタマイズするIP コア名を検索し、ダブルクリックします。パラメーター・エディターが表示されます。
  2. カスタムIPのバリエーションにトップレベル名を指定します。この名前は、プロジェクトのIP コアのバリエーション・ファイルを識別します。プロンプトが表示された場合は、ターゲットのFPGAデバイスファミリーと出力ファイルのHDL設定を指定します。OKをクリックします。
  3. IPのバリエーションにパラメーターとオプションを指定します。
    • オプションでプリセット・パラメーターの値を選択します。プリセットは、特定のアプリケーションの初期のパラメーター値をすべて指定します (提供されている場合)。
    • IP コアの機能、ポートのコンフィグレーション、およびデバイス固有の機能を定義するパラメーターを指定します。
    • タイミング・ネットリスト、シミュレーション・モデル、テストベンチ、またはデザイン例の生成オプションを指定します (該当する場合)。
    • 他のEDAツールでIP コアファイルを処理するオプションを指定します。
  4. Finishをクリックし、IPのバリエーションの仕様に一致する合成およびその他のオプションファイルを生成します。パラメーター・エディターは、トップレベルの.qip IPバリエーション・ファイルとHDLファイルを合成とシミュレーションに向けて生成します。また、一部のIP コアは、ハードウェアのテストに向けたテストベンチやデザイン例を同時に生成します。
  5. シミュレーション・テストベンチの生成には、Generate > Generate Testbench Systemをクリックします。Generate Testbench Systemは、シミュレーション・テストベンチを提供しない一部のIP コアでは使用できません。
  6. ハードウェアの検証に向けてトップレベルのHDL例を生成するには、Generate > HDL Exampleをクリックします。Generate > HDL Exampleは、一部のIP コアでは使用できません。

トップレベルのIPバリエーションは、現在の インテル® Quartus® Primeプロジェクトに追加されます。Project > Add/Remove Files in Projectをクリックし、.qsysファイル (インテル Quartus Prime スタンダード・エディション) または.ipファイル (インテル Quartus Prime プロ・エディション) を手動でプロジェクトに追加します。ポートに接続するための適切なピン割り当てを行います。


セクションの内容
IP コア生成時の出力 (インテル Quartus Prime プロ・エディション)

レベル 2 の表題