インテル® Quartus® Primeプロ・エディション・ユーザーガイド: 消費電力の解析と最適化

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ID 683174
日付 4/01/2019
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ドキュメント目次
ドキュメント目次 x
1. 消費電力の解析 2. 消費電力の最適化 A. インテル® Quartus® Primeプロ・エディションユーザーガイド
1. 消費電力の解析 x
1.1. 消費電力解析ツール 1.2. Power Analyzerの実行 1.3. Power Analyzer入力の指定 1.4. 消費電力解析レポートの表示 1.5. モジュラー・デザイン・フローでの消費電力解析 1.6. スクリプティング・サポート 1.7. 消費電力解析の改訂履歴
1.3. Power Analyzer入力の指定 x
1.3.1. 消費電力解析に向けたデバイスの動作条件の設定 1.3.2. 信号アクティビティー・データの指定 1.3.3. デフォルトのトグルレートの指定 1.3.4. エンティティー固有のトグルレートの指定 1.3.5. シミュレーション・ノード名の一致の回避
1.3.2. 信号アクティビティー・データの指定 x
1.3.2.1. 消費電力解析におけるシミュレーション信号アクティビティー・データの使用 1.3.2.2. ベクタレス見積もりで補足するRTL (機能性) シミュレーションの信号アクティビティー 1.3.2.3. ベクタレス見積もりからの信号アクティビティーおよびユーザーが提供する入力ピンのアクティビティー 1.3.2.4. ユーザーデフォルトのみの信号アクティビティー
1.3.2.1. 消費電力解析におけるシミュレーション信号アクティビティー・データの使用 x
1.3.2.1.1. 消費電力解析のための信号アクティビティー・データの生成 1.3.2.1.2. 消費電力解析に向けたStandard Delay Outputの生成 1.3.2.1.3. シミュレーションのグリッチ・フィルタリング
1.3.2.2. ベクタレス見積もりで補足するRTL (機能性) シミュレーションの信号アクティビティー x
1.3.2.2.1. RTLシミュレーションにおける制約
1.3.4. エンティティー固有のトグルレートの指定 x
1.3.4.1. クロックノードのトグルレート
1.5. モジュラー・デザイン・フローでの消費電力解析 x
1.5.1. デザイン全体のシミュレーションでの消費電力解析フロー 1.5.2. モジュラー・デザイン・シミュレーションの電力解析フロー 1.5.3. 複数のシミュレーションの消費電力解析フロー 1.5.4. オーバーラップ・シミュレーションの消費電力解析フロー 1.5.5. パーシャル・デザイン・シミュレーションの消費電力解析フロー 1.5.6. ベクタレス見積もりの消費電力解析フロー
1.5.5. パーシャル・デザイン・シミュレーションの消費電力解析フロー x
1.5.5.1. 信号アクティビティー計算の開始と終了タイミングの指定
1.6. スクリプティング・サポート x
1.6.1. コマンドラインからのPower Analyzerの実行
2. 消費電力の最適化 x
2.1. 消費電力に影響する要因 2.2. Design Space Explorer IIでの消費電力に重点を置く最適化 2.3. 消費電力に重点を置くコンパイル 2.4. デザイン・ガイドライン 2.5. Power Optimization Advisor 2.6. 消費電力最適化の改訂履歴
2.1. 消費電力に影響する要因 x
2.1.1. デザインのアクティビティーと消費電力の解析 2.1.2. デバイスの選択 2.1.3. 環境条件 2.1.4. デバイスリソース使用率 2.1.5. 信号アクティビティー
2.1.4. デバイスリソース使用率 x
2.1.4.1. I/Oピンの数、種類、および負荷 2.1.4.2. ハード・ロジック・ブロックの数と種類 2.1.4.3. グローバル信号の数と種類
2.1.5. 信号アクティビティー x
2.1.5.1. トグルレート 2.1.5.2. 静的確率
2.3. 消費電力に重点を置くコンパイル x
2.3.1. 消費電力に重点を置く合成 2.3.2. 消費電力に重点を置くフィッター 2.3.3. エリアに重点を置く合成 2.3.4. ゲートレベル・レジスターのリタイミング 2.3.5. インテル® Quartus® Primeのコンパイラー設定 2.3.6. Assignment Editorのオプション
2.3.1. 消費電力に重点を置く合成 x
2.3.1.1. メモリーブロックの最適化 2.3.1.2. 消費電力を考慮するロジックマッピング 2.3.1.3. 消費電力を考慮するメモリーバランスの構築
2.4. デザイン・ガイドライン x
2.4.1. クロックの消費電力の管理 2.4.2. パイプライン化およびリタイミング 2.4.3. アーキテクチャーの最適化 2.4.4. I/O消費電力のガイドライン 2.4.5. 動的に制御されるオンチップ終端 (OCT) 2.4.6. メモリーの最適化 (M20K/MLAB) 2.4.7. DDRメモリー・コントローラーの設定 2.4.8. DSPの実装 2.4.9. 高速タイル (HST) 使用量の削減 2.4.10. 未使用のトランシーバー・チャネル 2.4.11. ペリフェラルの消費電力削減に向けたXCVR設定
2.4.1. クロックの消費電力の管理 x
2.4.1.1. メモリーブロックにおけるクロックイネーブル 2.4.1.2. LABクロックの消費電力 2.4.1.3. クロックイネーブル 2.4.1.4. グローバル信号 2.4.1.5. Clockの結合
2.4.1.2. LABクロックの消費電力 x
2.4.1.2.1. LAB全体のクロックイネーブルの例
2.4.1.4. グローバル信号 x
2.4.1.4.1. Chip Plannerでのクロック詳細の表示
2.4.6. メモリーの最適化 (M20K/MLAB) x
2.4.6.1. 実装 2.4.6.2. 読み取りまたは書き込みイネーブル
2.4.11. ペリフェラルの消費電力削減に向けたXCVR設定 x
2.4.11.1. トランシーバーの設定 2.4.11.2. I/O電流強度
2.5. Power Optimization Advisor x
2.5.1. 現実的なタイミング制約の設定 2.5.2. 適切なデバイスファミリー 2.5.3. 動的消費電力 2.5.4. 静的消費電力 2.5.5. 適切なI/O Standard 2.5.6. RAMブロックの使用 2.5.7. RAMブロックのシャットダウン 2.5.8. ロジックでのクロックイネーブル 2.5.9. グリッチ低減に向けたパイプライン・ロジック
2.5.1. 現実的なタイミング制約の設定 x
2.5.1.1. タイミング情報の検索
1. 消費電力の解析
2. 消費電力の最適化
A. インテル® Quartus® Primeプロ・エディションユーザーガイド

2.4.1.5. Clockの結合

デザイン内のクロックとPLLを結合する可能性を評価します。

デザイン 2clk & 2PLL 1 Clk & 1 PLL

Oc_dma_stamp25

 6.079W 5.46W
  • 2clk & 2PLL

    Clk1:350Mhz、ファンアウト46788

    Clk2: 365Mhz、ファンアウト2450

  • 1Clk & 1PLL

    Merge clks

    clk: 365Mhz、ファンアウト51277

レベル 2 の表題