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1.3.1. 信号情報
1.3.2. メインメモリーに対する読み出しおよび書き込み
1.3.3. 割り込み
1.3.4. UMsg
1.3.5. I/OメモリーへのMMIOアクセス
1.3.6. CCI-P Tx信号
1.3.7. Txヘッダーのフォーマット
1.3.8. CCI-P Rx信号
1.3.9. マルチキャッシュ・ライン・メモリー・リクエスト
1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005)
1.3.11. そのほかの制御信号
1.3.12. プロトコルフロー
1.3.13. 順序付けの規則
1.3.14. タイミング図
1.3.15. CCI-P のガイダンス
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1.2.1. FPGAインターフェイス・マネージャー (FIM)
図 1. FPGAブロックの概要
インテルのFPGAアクセラレーター・パッケージは、FIMおよびAFUで構成されます。FIMは、次の内容で構成されます。
- FIU
- 外部メモリーと接続するためのEMIF
- 外部トランシーバー接続のためのHSSI
FIMの実装に関する特定の内容については、お使いのプラットフォームを参照ください。
FIUは、AFUとプラットフォーム間のブリッジのような役割を担います。図 1 は、PCIe、SMBus (管理性を向上するためのもの)、およびホストに対するUPIスタック全体とFIUの接続を表しています。FIMはまた、FPGA上のすべてのハードIP (PLLなど)、パーシャル・リコンフィグレーション (PR) エンジン、JTAGアトム、IO、温度センサーを所有します。FIMは起動時に最初にコンフィグレーションされ、プラットフォームの電源を再投入するまで持続しますが、AFUは動的にリコンフィグレーション可能です。インテルのパーシャル・リコンフィグレーション技術は動的なリコンフィグレーション機能を可能にし、AFUはパーシャル・リコンフィグレーション領域として定義され、FIMは静的領域として定義されます。AFUとFIU間のインターフェイスはホットプラグ機能を提供し、トラフィックの一時停止およびパーシャル・リコンフィグレーション後のAFUの再列挙を行います。
FIMは、プラットフォームの機能に応じて1つもしくは複数のインターフェイスをAFUに提供します。このドキュメントでは、AFUが インテル® Xeon® プロセッサーと通信するためのインターフェイスであるCCI-Pに焦点を当てています。CCI-PはダイレクトI/O向けインテル・バーチャライゼーション・テクノロジー (インテルVT-d) を使用し、アドレス空間の分離と保護を提供します。CCI-Pは、PCIeの機能に定義されているものと同じ保護を備えます。AFUは、PCIeの列挙およびVT-dの観点において単機能のデバイスです。
またFIUは場合によっては、エラー監視とレポート、電力と温度の監視、コンフィグレーション・ブートストラップ、ビットストリームのセキュリティー・フロー、リモートデバッグなどの管理性を向上させるための機能を実装し、データセンター環境でのFPGAの展開および管理を容易にします。また、FIUは一部の実装において、ボード管理コントローラー (BMC) とのアウトオブバンド通信インターフェイスを備えている場合があります。