インテル® アクセラレーション・スタック (インテル® Xeon® CPU＆FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル

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ID 683193
日付 11/04/2019
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ドキュメント目次
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1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル
1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル x
1.1. 本リファレンス・マニュアルについて 1.2. 概要 1.3. CCI-Pインターフェイス 1.4. AFUの要件 1.5. インテル® FPGAベーシック・ビルディング・ブロック 1.6. デバイス・フィーチャー・リスト 1.7. インテル® アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの改訂履歴
1.1. 本リファレンス・マニュアルについて x
1.1.1. 本リファレンス・マニュアルのご利用にあたり 1.1.2. 規則 1.1.3. 関連資料 1.1.4. アクセラレーション・スタック (インテル Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの頭字語一覧 1.1.5. アクセラレーションの用語集
1.2. 概要 x
1.2.1. FPGAインターフェイス・マネージャー (FIM) 1.2.2. インテルFPGAインターフェイス・ユニット (FIU) 1.2.3. メモリーおよびキャッシュ階層
1.2.2. インテルFPGAインターフェイス・ユニット (FIU) x
1.2.2.1. インテル® FPGA PAC向けFIU 1.2.2.2. インテルFPGA統合プラットフォーム向けFIU 1.2.2.3. FIU機能の比較
1.3. CCI-Pインターフェイス x
1.3.1. 信号情報 1.3.2. メインメモリーに対する読み出しおよび書き込み 1.3.3. 割り込み 1.3.4. UMsg 1.3.5. I/OメモリーへのMMIOアクセス 1.3.6. CCI-P Tx信号 1.3.7. Txヘッダーのフォーマット 1.3.8. CCI-P Rx信号 1.3.9. マルチキャッシュ・ライン・メモリー・リクエスト 1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005) 1.3.11. そのほかの制御信号 1.3.12. プロトコルフロー 1.3.13. 順序付けの規則 1.3.14. タイミング図 1.3.15. CCI-P のガイダンス
1.3.2. メインメモリーに対する読み出しおよび書き込み x
1.3.2.1. メインメモリーからの読み出し 1.3.2.2. メインメモリーへの書き込み
1.3.8. CCI-P Rx信号 x
1.3.8.1. RxヘッダーおよびRxデータの形式
1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005) x
1.3.10.1. バイト・イネーブルとフル・キャッシュ・ライン・アクセスの併用
1.3.12. プロトコルフロー x
1.3.12.1. アップストリーム・リクエスト 1.3.12.2. ダウンストリーム・リクエスト
1.3.13. 順序付けの規則 x
1.3.13.1. メモリーリクエスト 1.3.13.2. MMIOリクエスト
1.3.13.1. メモリーリクエスト x
1.3.13.1.1. メモリー書き込みフェンス 1.3.13.1.2. メモリーの一貫性の説明
1.4. AFUの要件 x
1.4.1. 必須AFU CSRの定義 1.4.2. AFUの検出フロー 1.4.3. AFU_ID
1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル

1.4.1. 必須AFU CSRの定義

AFUのCSRに対するソフトウェア・アクセスには、次の要件が定義されています。

  1. ソフトウェアは、アライメントされたクワッドワード (8バイト) として64ビットのCSRにアクセスすることが想定されています。64ビット・レジスターのフィールド (ビットまたはバイト) の変更には、クワッドワード全体が読み出され、適切なフィールドが変更され、クワッドワード全体が書き戻されます (リードモディファイライト動作)。
  2. 32ビットのCSRをサポートするAFUの場合も同様に、ソフトウェアは、アライメントされたダブルワード (4バイト) でそれらにアクセスすることが想定されています。

CCI-Pに準拠するAFUにはそれぞれ、次の表で定義されている4つの必須レジスター (0x0000のDEV_FEATURE_HDR (DFH) を除く) の実装が必要です。これらのレジスターを実装していない場合、もしくは正しく実装していない場合、AFUの検出に失敗する、もしくは他の予期せぬ動作が起こる場合があります。

表 41.  レジスター属性の定義
属性 展開 説明
RO Read Only ビットはハードウェアでのみ設定されます。ソフトウェアはこのビットの読み出しのみ可能です。書き込みには効果がありません。
Rsvd Reserved 今後定義される内容に予約されています。AFUはこれらを0に設定する必要があります。ソフトウェアは、これらのフィールドを無視する必要があります。
表 42は、必須のAFU CSRのバイトオフセットおよびDWORDオフセットを示しています。ベースアドレスはプラットフォームで設定され、AFUで指定する必要はありません。
表 42.  必須AFU CSR
名称

DWORDアドレス

オフセット

(CCI-P)

バイト・アドレス・

オフセット

(ソフトウェア)

DEV_FEATURE_HDR (DFH)

ビットの説明に関しては、表 43 を参照ください。
注: AFU のCSRは64ビットです。
0x0000 0x0000

AFU_ID_L

AFU_ID GUIDの下位64ビット

0x0002 0x0008

AFU_ID_H

AFU_ID GUIDの上位64ビット

0x0004 0x0010
DFH_RSVD0 0x0006 0x0018
DFH_RSVD1 0x0008 0x0020
図 23 は、AFUが必須AFU CSRを設定する際の例を示しています。ご自身の独自のAFU IDを定義する必要があります。AFUはDWORDアドレスを使用していることに注意してください。図 24 では、ソフトウェア・プログラムがAFU IDを読み出す際の例を示しています。
図 23.  AFUでの必須AFUレジスターの設定

ソフトウェアとAFU RTLは同じAFU IDを参照する必要があります。

図 24. ソフトウェアによるAFU IDの読み出し
表 43.  フィーチャー・ヘッダーのCSR定義アドレスオフセット = 0x0
ビット 属性 デフォルト 説明
63:60 RO 0x1 タイプ: AFU
59:52 Rsvd 0x0 予約済み
51:48 RO 0x0

AFUマイナーバージョン番号

ユーザー定義の値
47:41 Rsvd 0x0 予約済み
40 RO 該当なし

リストの末尾

1’b0: この後に別のフィーチャー・ヘッダーがあります (「次のDFHのバイトオフセット」を確認ください。)

1’b1: これはこのAFUの最後のフィーチャー・ヘッダーです。

39:16 RO 0x0

次のデバイス・フィーチャー・ヘッダーへのバイトオフセットです。つまり、現在のアドレスからのオフセットです。

DFHのバイトオフセット例に関しては、表 45 を参照ください。

15:12 RO 0x0

AFUメジャーバージョン番号

ユーザー定義の値
11:0 RO 該当なし

CCI-Pバージョン番号

ccip_if_pkg.svのCCIP_VERSION_NUMBERパラメーターを使用します。

レベル 2 の表題