1.3.7. Txヘッダーのフォーマット
フィールド | 説明 |
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mode | メモリー・アクセス・モード
注: マルチ・キャッシュ・ライン書き込みの途中でモードを変更することはできません。
注: このフィールドは、 インテル® FPGA PAC N3000および インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版) にRSVD0です。
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byte_start | バイト・アクセス・モードのバイト開始インデックスです。
注: このフィールドは、 インテル® FPGA PAC N3000および インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版) にRSVD0です。
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byte_len | バイト・アクセス・モード (mode = eMOD_BYTE) のバイト長です。
注: このフィールドは、 インテル® FPGA PAC N3000および インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版) にRSVD0です。
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mdata | メタデータです。ユーザー定義のリクエストIDで、リクエストから応答ヘッダーに変更されずに返されます。 C1 TxでのマルチCL書き込みの場合、mdataはsop=1の場合にのみヘッダーに有効です。 |
tid | トランザクションIDです。AFUは、tid MMIO読み出しリクエストを応答ヘッダーに返す必要があります。これは、応答をリクエストに対して一致させるために使用されます。 |
vc_sel | 選択される仮想チャネルです。
マルチCL書き込みリクエストを形成するCLはすべて、同じ仮想チャネルでルーティングされます。 |
req_type | 表 13 で一覧になっているリクエストタイプです。 |
sop | マルチCLメモリー書き込みのパケットの開始です。
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cl_len | メモリーリクエストの長さです。
注: mode = eMOD_BYTEの場合、cl_lenは2’h0である必要があります。
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address | 64バイトにアライメントされた物理アドレスです。つまり、byte_address>> 6です。 アドレスは、cl_lenフィールドに自然にアライメントする必要があります。例えばcl_len=2’b01の場合、address[0] は1'b0、同様にcl_len=2'b11の場合、address[1:0] は2'b00でなければなりません。 |
リクエストタイプ | エンコーディング | データペイロード | 説明 | ヘッダー・フォーマット |
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t_if_ccip_c0_tx: enum t_ccip_c0_req | ||||
eREQ_RDLINE_I | 4’h0 | いいえ | キャッシュする意図のないメモリー読み出しリクエスト。 |
C0メモリー・リクエスト・ヘッダー。表 14 を参照ください。 |
eREQ_RDLINE_S | 4’h1 | いいえ | キャッシュヒントがShared (共有) に設定されたメモリー読み出しリクエスト。 |
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t_if_ccip_c1_tx: enum t_ccip_c1_req | ||||
eREQ_WRLINE_I | 4’h0 | はい | FPGAキャッシュにデータを保持する意図のないメモリー書き込みリクエスト。
キャッシュラインをFPGAキャッシュに保持しません。また、CPU側のキャッシュについてのガイダンスも提供しません。
注: CPUはCPU側のキャッシュを担います。
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C1メモリー・リクエスト・ヘッダー。表 15 を参照ください。 |
eREQ_WRLINE_M | 4’h1 | はい | キャッシュヒントがModified (変更済み) に設定されたメモリー書き込みリクエスト。 |
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eREQ_WRPUSH_I | 4’h2 | はい | キャッシュヒントがInvalid (無効) に設定されたメモリー書き込みリクエスト。FIUは、FPGAキャッシュにデータを保持する意図なしに、プロセッサーのラスト・レベル・キャッシュ (LLC) にデータを書き込みます。書き込み先のLLCは常に、SDRAMアドレスが属するプロセッサーに関連付けられたLLCです。 FPGAキャッシュにキャッシュラインを保持しませんが、そのラインをCPU LLCにプッシュします。 |
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eREQ_WRFENCE | 4’h4 | いいえ | メモリー書き込みフェンスリクエスト。 |
フェンスヘッダー。表 16 を参照ください。 |
eREQ_INTR | 4'h6 | いいえ | 割り込み | 割り込みヘッダー。表 17 を参照ください。 |
t_if_ccip_c2_tx – リクエスト・タイプ・フィールドはありません。 | ||||
MMIO Rd | 該当なし | はい | MMIO読み出し応答 | MMIO 読み出し応答ヘッダー。 表 18 を参照ください。 |
未使用のエンコーディングはすべてRSVD0とみなされます。
ビット | ビット数 | フィールド |
---|---|---|
[73:72] | 2 | vc_sel |
[71:70] | 2 | RSVD |
[69:68] | 2 | cl_len |
[67:64] | 4 | req_type |
[63:58] | 6 | RSVD |
[57:16] | 42 | address |
[15:0] | 16 | mdata |
ビット | ビット数 | Field SOP=1 | Field SOP=0 |
---|---|---|---|
[79:74] | 6 | byte_len (mode=eMOD_CLの場合は0でなければなりません)
注: このフィールドは、 インテル® FPGA PAC N3000および インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版) にRSVD0です。
|
byte_len (sop=0の場合は0でなければなりません)
注: このフィールドは、 インテル® FPGA PAC N3000および インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版) にRSVD0です。
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[73:72] | 2 | vc_sel | RSVD-DNC |
[71] | 1 | sop=1 | sop=0 |
[70] | 1 | mode
注: このフィールドは、 インテル® FPGA PAC N3000および インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版) にRSVD0です。
|
mode (sop=0の場合、eMOD_CLである必要があります)
注: このフィールドは、 インテル® FPGA PAC N3000および インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版) にRSVD0です。
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[69:68] | 2 | cl_len | RSVD-DNC |
[67:64] | 4 | req_type | req_type |
[63:58] | 6 | byte_start (mode=eMOD_CLの場合は0でなければなりません)
注: このフィールドは、 インテル® FPGA PAC N3000および インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版) にRSVD0です。
|
byte_start (sop=0の場合は0でなければなりません)
注: このフィールドは、 インテル® FPGA PAC N3000および インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版) にRSVD0です。
|
[57:18] | 40 | address[41:0] | RSVD-DNC |
[17:16] | 2 | address[1:0] | |
[15:0] | 16 | mdata | RSVD-DNC |
ビット | ビット数 | フィールド |
---|---|---|
[79:74] | 6 | RSVD |
[73:72] | 2 | vc_sel |
[71:68] | 4 | RSVD |
[67:64] | 4 | req_type |
[63:16] | 48 | RSVD |
[15:0] | 16 | mdata |
ビット | ビット数 | フィールド |
---|---|---|
[79:74] | 6 | RSVD |
[73:72] | 2 | vc_sel |
[71:68] | 4 | RSVD |
[67:64] | 4 | req_type |
[63:12] | 62 | RSVD |
[1:0] | 2 | id |
ビット | ビット数 | フィールド |
---|---|---|
[8:0] | 9 | tid |