インテル® アクセラレーション・スタック (インテル® Xeon® CPU＆FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル

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ID 683193
日付 11/04/2019
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ドキュメント目次
ドキュメント目次 x
1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル
1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル x
1.1. 本リファレンス・マニュアルについて 1.2. 概要 1.3. CCI-Pインターフェイス 1.4. AFUの要件 1.5. インテル® FPGAベーシック・ビルディング・ブロック 1.6. デバイス・フィーチャー・リスト 1.7. インテル® アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの改訂履歴
1.1. 本リファレンス・マニュアルについて x
1.1.1. 本リファレンス・マニュアルのご利用にあたり 1.1.2. 規則 1.1.3. 関連資料 1.1.4. アクセラレーション・スタック (インテル Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの頭字語一覧 1.1.5. アクセラレーションの用語集
1.2. 概要 x
1.2.1. FPGAインターフェイス・マネージャー (FIM) 1.2.2. インテルFPGAインターフェイス・ユニット (FIU) 1.2.3. メモリーおよびキャッシュ階層
1.2.2. インテルFPGAインターフェイス・ユニット (FIU) x
1.2.2.1. インテル® FPGA PAC向けFIU 1.2.2.2. インテルFPGA統合プラットフォーム向けFIU 1.2.2.3. FIU機能の比較
1.3. CCI-Pインターフェイス x
1.3.1. 信号情報 1.3.2. メインメモリーに対する読み出しおよび書き込み 1.3.3. 割り込み 1.3.4. UMsg 1.3.5. I/OメモリーへのMMIOアクセス 1.3.6. CCI-P Tx信号 1.3.7. Txヘッダーのフォーマット 1.3.8. CCI-P Rx信号 1.3.9. マルチキャッシュ・ライン・メモリー・リクエスト 1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005) 1.3.11. そのほかの制御信号 1.3.12. プロトコルフロー 1.3.13. 順序付けの規則 1.3.14. タイミング図 1.3.15. CCI-P のガイダンス
1.3.2. メインメモリーに対する読み出しおよび書き込み x
1.3.2.1. メインメモリーからの読み出し 1.3.2.2. メインメモリーへの書き込み
1.3.8. CCI-P Rx信号 x
1.3.8.1. RxヘッダーおよびRxデータの形式
1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005) x
1.3.10.1. バイト・イネーブルとフル・キャッシュ・ライン・アクセスの併用
1.3.12. プロトコルフロー x
1.3.12.1. アップストリーム・リクエスト 1.3.12.2. ダウンストリーム・リクエスト
1.3.13. 順序付けの規則 x
1.3.13.1. メモリーリクエスト 1.3.13.2. MMIOリクエスト
1.3.13.1. メモリーリクエスト x
1.3.13.1.1. メモリー書き込みフェンス 1.3.13.1.2. メモリーの一貫性の説明
1.4. AFUの要件 x
1.4.1. 必須AFU CSRの定義 1.4.2. AFUの検出フロー 1.4.3. AFU_ID
1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル

1.2. 概要

CCI-Pは、アクセラレーター・ファンクショナル・ユニット (AFU) のホスト・インターフェイス・バスであり、個別のヘッダーとデータワイヤーを備えます。これは、AFUをFPGA内のFPGAインターフェイス・ユニット (FIU) に接続するためのものです。このドキュメントでは、CCI-Pプロトコルと信号インターフェイスを定義します。これには、リクエストタイプ、ヘッダー・フォーマット、タイミング図、およびメモリーモデルの定義が含まれます。

CCI-P信号とプロトコルのほかに、このドキュメントでは次の内容を説明します。
  1. CCI-Pに準拠するAFUをデザインするために必要な必須AFUレジスター
  2. デバイス・フィーチャー・リスト (DFL)—モジュラーデザインおよび、ソフトウェアからのAFUフィーチャーの容易な列挙を促進するレジスター構成の標準
  3. インテル® FPGAベーシック・ビルディング・ブロック (BBB)—ハードウェア・モジュールとソフトウェア・モジュールで構成される再利用可能なFPGAライブラリーを定義するアーキテクチャー

CCI-Pは、PCIeやUPIなどのさまざまなプラットフォーム・インターフェイスの上に実装可能な抽象化レイヤーを提供します。それにより、CCI-Pに準拠するAFUの相互運用をプラットフォーム間で可能にします。

次の表は、AFUに向けたCCI-Pインターフェイス固有の機能をまとめています。

表 5.   CCI-Pの機能
機能 説明
MMIOリクエスト—AFU I/Oメモリーに対するCPUの読み出しおよび書き込み
  • MMIO読み出しペイロード—4B、8B
  • MMIO書き込みペイロード—4B、8B、64B
    • MMIO書き込みは、x86書き込み結合バッファーによって結合することができます。
    • 64BのMMIO書き込みには、64Bの書き込みを生成可能なCPUが必要です。
    • FPGA統合プラットフォームのCPUは、AVX512を使用して64BのMMIO書き込みを生成できます。
メモリーリクエスト
メモリーに対するAFUの読み出しまたは書き込み
  • アドレス指定モード—物理アドレス指定モード
  • アドレス指定幅 (CLにアライメントされたアドレス)—42ビット (CLアドレス)
  • データ長—64バイト (1 CL)、128バイト (2 CL)、256バイト (4 CL)
  • バイトアドレス指定—サポートされていません
FPGAキャッシュヒント (FPGA統合プラットフォームのみ) AFUは、FIUに対して特定の状態でCLをキャッシュするようリクエストすることができます。VL0に向けられるリクエストの場合、FIUはヒントとしてリクエストされた状態でデータのキャッシュを試みます。VH0およびVH1でのキャッシュ・ヒント・リクエストは、WrPush_Iを除き無視されます。
注: キャッシュヒントは単なるヒントであり、最終的なキャッシュ状態を保証するものではありません。キャッシュヒントを無視することはパフォーマンスに影響しますが、機能的に影響はありません。
  • <request>_I—キャッシュを行う意図はなし
  • <request>_S—共有状態 (S) でのキャッシュを要求する
  • <request>_M—変更済みの状態 (M) でのキャッシュを要求する
仮想チャネル (VC)

AFUには、仮想チャネルとして物理リンクが提供されます。AFUは、各メモリーリクエストに対して仮想チャネルを選択できます。

  • VL0—低レイテンシー仮想チャネル (UPIにマッピングされます)。 (FPGA統合プラットフォームのみ)
  • VH0—高レイテンシー仮想チャネル (PCIe0にマッピングされます)。この仮想チャネルは、大規模なデータ転送を処理するために調整されています。
  • VH1—高レイテンシー仮想チャネル (PCIe1にマッピングされます)。この仮想チャネルは、大規模なデータ転送を処理するために調整されています。(FPGA統合プラットフォームのみ)
  • 仮想オート (VA)—FIUは、利用可能な物理リンクすべてにわたって最大の累積帯域幅を達成するために最適化されているポリシーを実装します。
    • レイテンシー—高い分散が見込まれます
    • 帯域幅—高い定常状態の帯域幅が見込まれます
UMsg (FPGA統合プラットフォームのみ) CPUからAFUへの順序付けされていない通知です。
  • UMsgデータペイロード—64B
  • サポートされるUMsgの数—AFUあたり8
応答順序 順不同の応答
アップストリーム・リクエスト 利用可

セクションの内容
FPGAインターフェイス・マネージャー (FIM)
インテルFPGAインターフェイス・ユニット (FIU)
メモリーおよびキャッシュ階層

関連情報
レベル 2 の表題