インテル® アクセラレーション・スタック (インテル® Xeon® CPU＆FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル

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ID 683193
日付 11/04/2019
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ドキュメント目次
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1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル
1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル x
1.1. 本リファレンス・マニュアルについて 1.2. 概要 1.3. CCI-Pインターフェイス 1.4. AFUの要件 1.5. インテル® FPGAベーシック・ビルディング・ブロック 1.6. デバイス・フィーチャー・リスト 1.7. インテル® アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの改訂履歴
1.1. 本リファレンス・マニュアルについて x
1.1.1. 本リファレンス・マニュアルのご利用にあたり 1.1.2. 規則 1.1.3. 関連資料 1.1.4. アクセラレーション・スタック (インテル Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの頭字語一覧 1.1.5. アクセラレーションの用語集
1.2. 概要 x
1.2.1. FPGAインターフェイス・マネージャー (FIM) 1.2.2. インテルFPGAインターフェイス・ユニット (FIU) 1.2.3. メモリーおよびキャッシュ階層
1.2.2. インテルFPGAインターフェイス・ユニット (FIU) x
1.2.2.1. インテル® FPGA PAC向けFIU 1.2.2.2. インテルFPGA統合プラットフォーム向けFIU 1.2.2.3. FIU機能の比較
1.3. CCI-Pインターフェイス x
1.3.1. 信号情報 1.3.2. メインメモリーに対する読み出しおよび書き込み 1.3.3. 割り込み 1.3.4. UMsg 1.3.5. I/OメモリーへのMMIOアクセス 1.3.6. CCI-P Tx信号 1.3.7. Txヘッダーのフォーマット 1.3.8. CCI-P Rx信号 1.3.9. マルチキャッシュ・ライン・メモリー・リクエスト 1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005) 1.3.11. そのほかの制御信号 1.3.12. プロトコルフロー 1.3.13. 順序付けの規則 1.3.14. タイミング図 1.3.15. CCI-P のガイダンス
1.3.2. メインメモリーに対する読み出しおよび書き込み x
1.3.2.1. メインメモリーからの読み出し 1.3.2.2. メインメモリーへの書き込み
1.3.8. CCI-P Rx信号 x
1.3.8.1. RxヘッダーおよびRxデータの形式
1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005) x
1.3.10.1. バイト・イネーブルとフル・キャッシュ・ライン・アクセスの併用
1.3.12. プロトコルフロー x
1.3.12.1. アップストリーム・リクエスト 1.3.12.2. ダウンストリーム・リクエスト
1.3.13. 順序付けの規則 x
1.3.13.1. メモリーリクエスト 1.3.13.2. MMIOリクエスト
1.3.13.1. メモリーリクエスト x
1.3.13.1.1. メモリー書き込みフェンス 1.3.13.1.2. メモリーの一貫性の説明
1.4. AFUの要件 x
1.4.1. 必須AFU CSRの定義 1.4.2. AFUの検出フロー 1.4.3. AFU_ID
1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル

1.3.8. CCI-P Rx信号

図 11. ccip_if_pkg.sv内のRxインターフェイス構造

Rxチャネルは2つあります。

  • チャネル0はメモリー応答、MMIOリクエストおよびUMsgをインターリーブします。
  • チャネル1は、Txチャネル1で開始されたAFUリクエストに対する応答を返します。

c0TxAlmFull信号およびc1TxAlmFull信号は、AFUへの入力です。これらはRx信号の構造で宣言されますが、論理的にはTxインターフェイスに属します。そのため、前章において説明されています。

Rxチャネルにはフロー制御がありません。AFUは、生成したメモリーリクエストに対する応答を受け入れる必要があります。AFUは、メモリーリクエストを生成する前にバッファーを事前に割り当てる必要があります。AFUはまた、MMIOリクエストを受け入れる必要があります。

Rxチャネル0には、メモリー応答およびMMIOリクエストに対する個別のValid信号があります。それらのValid信号の1つのみをサイクルに設定できます。MMIOリクエストには、MMIO読み出しとMMIO書き込みに個別のValid信号があります。mmioRdValidもしくはmmioWrValidのどちらかが設定されている場合、そのメッセージはMMIOリクエストであり、t_if_ccip_c0_Rx.hdrをt_ccip_c0_ReqMmioHdrにキャストし処理する必要があります。

表 19.  Rxチャネルの信号の説明 (チャネル0)
信号 幅 (ビット) 方向 説明
pck_cp2af_sRx.c0.hdr 28 入力

チャネル0の応答ヘッダーもしくはMMIOリクエストヘッダー。

表 21 を参照してください。

pck_cp2af_sRx.c0.data 512 入力

チャネル0データバスのメモリー読み出し応答とUMsg。

  • 64バイトのデータを返します

MMIO書き込みリクエスト

  • 4バイトの書き込みの場合、データはビット [31:0] で駆動されます。
  • 8バイトの書き込みの場合、データはビット [63:0] で駆動されます。
pck_cp2af_sRx.c0.rspValid 1 入力

1に設定されている場合、チャネル0のヘッダーとデータが有効であることを示します。ヘッダーは、メモリー応答として解釈され、resp_typeフィールドをデコードする必要があります。
pck_cp2af_sRx.c0.mmioRdValid 1 入力

1に設定されている場合、チャネル0のMMIO読み出しリクエストを示します。
pck_cp2af_sRx.c0.mmioWrValid 1 入力

1に設定されている場合、チャネル0のMMIO書き込みリクエストを示します。
表 20.  Rxチャネルの信号の説明 (チャネル1)
信号 幅 (ビット) 方向 説明
pck_cp2af_sRx.c1.hdr 28 入力

チャネル1の応答ヘッダー。表 21 を参照ください。

pck_cp2af_sRx.c1.rspValid 1 入力

1に設定されている場合、チャネル1のヘッダーは有効な応答であることを示します。

セクションの内容
RxヘッダーおよびRxデータの形式

レベル 2 の表題