Agilex™ 7 エンベデッド・メモリー・ユーザーガイド

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ID 683241
日付 12/17/2024
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ドキュメント目次
ドキュメント目次 x
1. Agilex™ 7 エンベデッド・メモリーの概要 2. Agilex™ 7 エンベデッド・メモリーのアーキテクチャーと機能 3. Agilex™ 7 エンベデッド・メモリーのデザインに関する考慮事項 4. Agilex™ 7 エンベデッド・メモリー IP のリファレンス 5. Agilex™ 7 エンベデッド・メモリーのデバッグ 6. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド・アーカイブ 7. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド改訂履歴
1. Agilex™ 7 エンベデッド・メモリーの概要 x
1.1. Agilex™ 7 エンベデッド・メモリーの機能
2. Agilex™ 7 エンベデッド・メモリーのアーキテクチャーと機能 x
2.1. Agilex™ 7 M シリーズ M20K ブロックのファブリック・ネットワークオンチップ (NoC) 2.2. Agilex™ 7 エンベデッド・メモリー・ブロックにおけるバイト・イネーブル 2.3. アドレス・クロック・イネーブルのサポート 2.4. 非同期クリアと同期クリア 2.5. メモリーブロックの誤り訂正コード (ECC) のサポート 2.6. Agilex™ 7 エンベデッド・メモリーのクロックモード 2.7. Agilex™ 7エンベデッド・メモリーのコンフィグレーション 2.8. Force-to-Zero 2.9. コヒーレント読み出しメモリー 2.10. フリーズロジック 2.11. トゥルー・デュアルポートのデュアルクロック・エミュレーター 2.12. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値 2.13. M20K ブロックのタイミングまたは消費電力の最適化機能 2.14. Agilex™ 7 でサポートされるエンベデッド・メモリー IP
2.2. Agilex™ 7 エンベデッド・メモリー・ブロックにおけるバイト・イネーブル x
2.2.1. バイト・イネーブル制御 2.2.2. データバイト出力 2.2.3. バイト・イネーブルの動作
2.5. メモリーブロックの誤り訂正コード (ECC) のサポート x
2.5.1. 誤り訂正コードの真理値 2.5.2. パリティービット 2.5.3. ECC のパリティーフリップ 2.5.4. ECC Read-During-Write の動作
2.6. Agilex™ 7 エンベデッド・メモリーのクロックモード x
2.6.1. シングルクロック・モード 2.6.2. 読み出し/書き込みクロックモード 2.6.3. 入力/出力クロックモード 2.6.4. クロックモードにおける非同期/同期クリア 2.6.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.6.6. クロックモードにおける独立したクロックイネーブル
2.7. Agilex™ 7エンベデッド・メモリーのコンフィグレーション x
2.7.1. 混合幅のポート・コンフィグレーション
2.9. コヒーレント読み出しメモリー x
2.9.1. 転送ロジック
3. Agilex™ 7 エンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択についての考慮事項 3.2. 同時読み出し動作についての考慮事項 3.3. Read-During-Write (RDW) 3.4. 電源投入時の状態とメモリーの初期化についての考慮事項 3.5. 消費電力の削減 3.6. 非決定的な入力の使用に関する制限 3.7. クロック信号と他のコントロール信号の同時変更に関する制限 3.8. Quartus® Prime 開発ソフトウェアにおけるメモリーの高度な設定 3.9. メモリー深度の設定に関する考慮事項 3.10. M20K エンベデッド・メモリー・ブロックの入力クロック品質要件 3.11. メモリー出力のレジスターに関する考慮事項
3.3. Read-During-Write (RDW) x
3.3.1. Read-During-Write 動作のカスタマイズ
3.3.1. Read-During-Write 動作のカスタマイズ x
3.3.1.1. 同一ポートの Read-During-Write モード 3.3.1.2. 混合ポートの Read-During-Write モード
4. Agilex™ 7 エンベデッド・メモリー IP のリファレンス x
4.1. オンチップメモリー RAM/ROM インテル FPGA IP コア 4.2. eSRAM Agilex™ FPGA IP 4.3. FIFO Intel FPGA IP 4.4. Shift Register (RAM-based) Intel® FPGA IP
4.1. オンチップメモリー RAM/ROM インテル FPGA IP コア x
4.1.1. RAM/ROM Intel® FPGA IP のリリース情報 4.1.2. RAM: 1-PORT Intel® FPGA IP のパラメーター 4.1.3. RAM: 2-PORT Intel® FPGA IP のパラメーター 4.1.4. RAM: 4-PORT Intel® FPGA IP のパラメーター 4.1.5. ROM: 1-PORT Intel® FPGA IP のパラメーター 4.1.6. ROM: 2-PORT Intel® FPGA IP のパラメーター 4.1.7. パラメーター設定の手動変更 4.1.8. RAM および ROM のインターフェイス信号
4.1.7. パラメーター設定の手動変更 x
4.1.7.1. RAM および ROM のパラメーター設定
4.2. eSRAM Agilex™ FPGA IP x
4.2.1. eSRAM Agilex™ FPGA IP のリリース情報 4.2.2. eSRAM システムの機能 4.2.3. eSRAM Agilex™ FPGA IP のパラメーター 4.2.4. eSRAM Agilex™ FPGA IP のインターフェイス信号 4.2.5. eSRAM のタイミング図
4.2.2. eSRAM システムの機能 x
4.2.2.1. eSRAM の仕様
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel® FPGA IP のリリース情報 4.3.2. コンフィグレーション方法 4.3.3. 仕様 4.3.4. FIFO の機能におけるタイミング要件 4.3.5. SCFIFO の ALMOST_EMPTY 機能のタイミング 4.3.6. FIFO の出力ステータスフラグとレイテンシー 4.3.7. FIFO の準安定状態の保護および関連オプション 4.3.8. FIFO の同期クリアと非同期クリアの影響 4.3.9. SCFIFO および DCFIFO の Show-ahead モード 4.3.10. 異なる入力幅と出力幅 4.3.11. DCFIFO のタイミング制約の設定 4.3.12. 手動インスタンス化のコーディング例 4.3.13. デザイン例 4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送 4.3.15. エンベデッド・メモリーの ECC 機能に関するガイドライン 4.3.16. FIFO Intel® FPGA IP のパラメーター 4.3.17. リセットスキーム
4.3.3. 仕様 x
4.3.3.1. Verilog HDLプロトタイプ 4.3.3.2. VHDL のコンポーネント宣言 4.3.3.3. VHDLのLIBRARY-USE 宣言 4.3.3.4. パラメーター化が可能なマクロ・テンプレートの HDL コード 4.3.3.5. FIFO の信号 4.3.3.6. FIFO のパラメーター設定
4.3.8. FIFO の同期クリアと非同期クリアの影響 x
4.3.8.1. DCFIFO コンパイル時のリカバリーとリムーバルのタイミング違反警告
4.3.11. DCFIFO のタイミング制約の設定 x
4.3.11.1. 組み込みタイミング制約 4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約
4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約 x
4.3.11.2.1. SDC コマンド
4.4. Shift Register (RAM-based) Intel® FPGA IP x
4.4.1. Shift Register (RAM-based) Intel® FPGA IP のリリース情報 4.4.2. Shift Register (RAM-based) Intel® FPGA IP の機能 4.4.3. Shift Register (RAM-based) Intel® FPGA IP の基本的な説明 4.4.4. Shift Register (RAM-based) Intel® FPGA IP のパラメーターの設定 4.4.5. シフトレジスターのポートとパラメーターの設定
1. Agilex™ 7 エンベデッド・メモリーの概要
2. Agilex™ 7 エンベデッド・メモリーのアーキテクチャーと機能
3. Agilex™ 7 エンベデッド・メモリーのデザインに関する考慮事項
4. Agilex™ 7 エンベデッド・メモリー IP のリファレンス
5. Agilex™ 7 エンベデッド・メモリーのデバッグ
6. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド・アーカイブ
7. Agilex™ 7 エンベデッド・メモリー・ユーザーガイド改訂履歴

4.3.8. FIFO の同期クリアと非同期クリアの影響

FIFO Intel® FPGA IP コアは、FIFO のモードに応じて、同期クリア (sclr) 信号と非同期クリア (aclr) 信号をサポートします。
これらの信号の影響は、さまざまな FIFO のコンフィグレーションに応じて異なります。SCFIFO は、同期クリア信号と非同期クリア信号の両方をサポートします。DCFIFO は、非同期クリア信号と、書き込みおよび読み出しクロックに同期している非同期クリア信号をサポートします。
注: 電源投入時に aclr または sclr をアサートし、正しい機能を保証する必要があります。
表 46.  SCFIFO の同期クリアと非同期クリア
モード 同期クリア (sclr) 25 非同期クリア (aclr)
ステータスポートへの影響 full 信号と almost_full 信号をデアサートします。
empty 信号と almost_empty 信号をアサートします。
usedw フラグをリセットします。
アサートによる影響の開始 クロックの立ち上がりエッジ 即時 (q 出力を除く)
Normal 出力モードでの q 出力への影響 読み出しポインターがリセットされ、最初のデータ位置を指します。q 出力がレジスターされない場合、出力には SCFIFO の最初のデータワードが示されます。それ以外の場合は、q の出力は以前の値で維持されます。 q の出力は以前の値で維持されます。
Show-ahead 出力モードでの q 出力への影響 読み出しポインターがリセットされ、最初のデータ位置を指します。q 出力がレジスターされない場合、出力では、以前の値が 1 クロックサイクルの間のみ保持され、次の立ち上がりクロックエッジで SCFIFO の最初のデータワードが示されます。26

それ以外の場合は、q の出力は以前の値で維持されます。

q の出力がレジスターされない場合、出力では、最初の立ち上がりクロックエッジから、SCFIFO の最初のデータワードが表示されます。

それ以外の場合は、q の出力は以前の値で維持されます。

表 47.  DCFIFO の非同期クリア
モード 非同期クリア (aclr) aclr (書き込みクロックと同期) 27 28 aclr (読み出しクロックと同期) 29 30
ステータスポートへの影響 wrfull 信号をデアサートします。 書き込みドメインがクリアされている間、wrfull 信号がアサートされます。これには、aclr 入力の非同期リリース後に、公称で書き込みクロックの 3 サイクルを必要とします。 読み出しドメインがクリアされている間、rdempty 信号がアサートされます。これには、aclr 入力の非同期リリース後に、公称で読み出しクロックの 3 サイクルを必要とします。
rdfull 信号をデアサートします。
wrempty 信号と rdempty 信号をアサートします。
wrusedw フラグと rdusedw フラグをリセットします。
アサートによる影響の開始 即時
Normal 出力モードでの q 出力への影響 31 レジスターされない場合、出力は変化しません。ポートがレジスターされる場合はクリアされます。
Show-ahead 出力モードでの q 出力への影響 レジスターされない場合、出力には「X」が示されます。ポートがレジスターされる場合はクリアされます。

セクションの内容
DCFIFO コンパイル時のリカバリーとリムーバルのタイミング違反警告

25 読み出しポインターと書き込みポインターは、sclr または aclr 信号のいずれかがアサートされると 0 にリセットされます。
26 リセット後に示される最初のデータワードは、有効な Show-ahead データではありません。q 出力がレジスターされないため、このデータワードは読み出しポインターが指しているデータを反映しています。有効な Show-ahead データを取得するには、リセット後に有効な書き込みを実行します。
27 書き込みクロックの立ち上がりエッジでは、DCFIFO がリセットを脱する (aclr 信号がデアサートされる) 際に、wrreq 信号は Low になっている必要があります。これにより、書き込みとリセット間の競合状態を回避します。この条件がデザインで保証できない場合は、aclr 信号を書き込みクロックと同期させる必要があります。これは、FIFO のパラメーター・エディターから Add circuit to synchronize 'aclr' input with 'wrclk’ オプションを設定する、もしくは WRITE_ACLR_SYNCH パラメーターを ON に設定することで行うことができます。
28 aclr 信号が書き込みクロックと同期している場合でも、aclr 信号のアサートはすべてのステータスフラグに非同期的に影響します。
29 読み出しクロックの立ち上がりエッジでは、DCFIFO がリセットを脱する (aclr 信号がデアサートされる) 際に、rdreq 信号は Low になっている必要があります。これにより、読み出しとリセット間の競合状態を回避します。この条件がデザインで保証できない場合は、aclr 信号を読み出しクロックと同期させる必要があります。これは、FIFO のパラメーター・エディターからAdd circuit to synchronize 'aclr' input with 'rdclk' オプションを設定する、もしくは READ_ACLR_SYNCH パラメーターを ON に設定することで行うことができます。
30 aclr 信号が読み出しクロックと同期している場合でも、aclr 信号のアサートはすべてのステータスフラグに非同期的に影響します。
31 DCFIFO は、レジスターされる q 出力のみを Normal モードでサポートし、レジスターされない q 出力を Show-ahead モードでサポートします。
レベル 2 の表題