Advanced Link Analyzer: ユーザーガイド

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ID 683448
日付 4/27/2022
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ドキュメント目次
ドキュメント目次 x
1. システム要件とインストール・ガイド 2. 機能の説明 3. チュートリアル: PCI Express* 8GT 4. Advanced Link Analyzerユーザーガイドの改訂履歴
1. システム要件とインストール・ガイド x
1.1. システム要件 1.2. インストール 1.3. プログラムとファイルの種類 1.4. ユーザーガイドへのアクセス
2. 機能の説明 x
2.1. Advanced Link Analyzer Control Module 2.2. Advanced Link Analyzer Data Viewerモジュール 2.3. Advanced Link Analyzer Channel Viewerモジュール 2.4. Advanced Link Analyzer Batch Simulation Controller 2.5. Advanced Link Analyzer Channel Designer
2.1. Advanced Link Analyzer Control Module x
2.1.1. Link Designerモジュールでの通信リンクの構築 2.1.2. Link and Simulation Setting 2.1.3. トランスミッターの設定 2.1.4. レシーバーの設定 2.1.5. IBIS-AMIラッパー 2.1.6. チャネル設定 2.1.7. バッチ・チャネル・シミュレーションのコンフィグレーション 2.1.8. クロストーク・アグレッサー・トランスミッターの設定 2.1.9. リピーターとリタイマーのコンフィグレーション 2.1.10. ノイズソースのリンク・コンポーネント 2.1.11. System Options 2.1.12. プロジェクト・マネージメントの機能 2.1.13. プロジェクトのアーカイブと解凍 2.1.14. Device Model Importer 2.1.15. 解析機能および事前シミュレーションと事前解析チェックリスト 2.1.16. COM解析
2.1.3. トランスミッターの設定 x
2.1.3.1. Jitter/Noiseコンポーネント 2.1.3.2. トランスミッター・オプション 2.1.3.3. Characterization Data Access 2.1.3.4. IBIS-AMIトランスミッターのコンフィグレーション 2.1.3.5. パルス・フィッティング解析 2.1.3.6. SNDR解析 2.1.3.7. Jnu/Jrms/EOJ解析
2.1.4. レシーバーの設定 x
2.1.4.1. Jitter/Noise設定 2.1.4.2. Characterization Data Access 2.1.4.3. レシーバーオプション 2.1.4.4. IBIS-AMIレシーバーのコンフィグレーション
2.1.9. リピーターとリタイマーのコンフィグレーション x
2.1.9.1. Repeater/Retimer RXコンフィグレーション 2.1.9.2. Repeater/Retimer TXのコンフィグレーション
2.3. Advanced Link Analyzer Channel Viewerモジュール x
2.3.1. Channel Plotパネル 2.3.2. Channel Listパネル 2.3.3. Plot Optionパネル
2.3.3. Plot Optionパネル x
2.3.3.1. S-parameter Modeパネル 2.3.3.2. Plot Configurationパネル 2.3.3.3. Options
3. チュートリアル: PCI Express* 8GT x
3.1. メソドロジー 3.2. セットアップと初期化 3.3. 解析
3.2. セットアップと初期化 x
3.2.1. コントロール・モジュールのセットアップ 3.2.2. チャネルの構築 3.2.3. システムの完成
1. システム要件とインストール・ガイド
2. 機能の説明
3. チュートリアル: PCI Express* 8GT
4. Advanced Link Analyzerユーザーガイドの改訂履歴

3.3. 解析

Channel Viewerを使用して、チャネル特性を観察および解析します。Channel Viewerボタンは、Channelタブの右側にあります。この例では、選択した3つのチャネルのSdd21と、テストポイントおよびチャネル全体でのチャネル応答を示します。Channel Viewerモジュールを開いたままにするか、OKまたはExitをクリックして閉じます。

図 201. ビクティムと2つのFEXTチャネルのチャネル特性 (Data Cursorがイネーブルの場合)

Advanced Link Analyzer Control Moduleの右下隅にあるSimulateをクリックして、チャネル・シミュレーションを開始します。Advanced Link Analyzer Simulation Engineは、すべてのモデルをシミュレートし、テストポイントおよびレシーバー内部 (CTLEおよびDFEの後) でアイ・ダイアグラムを生成します。

このチュートリアルの目的は、Advanced Link Analyzerがトランスミッターとレシーバーの両方に最適なリンク設定を自動的に見つけることです。シミュレーション時間中、プログレスバーが点滅し、Advanced Link Analyzer Simulation Engineがソリューション・スペースを探索していることを示します。リンク・パフォーマンスと最終設定の結果は、Advanced Link Analyzer Data Viewに表示されます。

インテル Stratix® V GXトランスミッター出力ピンの後 (TXパッケージモデルの後) にあるTX出力での結果を次の図に示します。Advanced Link Analyzerは、最適なTX-FIR設定であるPre-tap 1 = –4、Post-tap 1 = 2、およびPost-tap 2 = 0を検出しました。コンフィグレーションされたトランスミッターは、BER = 10-12で~0.83 UIのジッターを生成します。このTX出力のセットは、理想的なクロックで測定されます。トランスミッターの固有ジッターに加えて、リファレンス・クロックのジッターとノイズ (このシミュレーションでの外部リファレンス・クロックの位相ノイズとスプリアスは、 Stratix® VのPLLによってフィルタリングされることを思い出してください) がここに見られます。

  • 最初の図は、制限のないジッターやノイズソースがある、確定的ジッターと確率密度関数 (PDF) を含むハイブリッド・アイ・ダイアグラムです。
  • 2番目の図 (右上) には、累積分布 (CDF) のアイ・ダイアグラムおよびBERバスタブ曲線 (アイ・ダイアグラム開口部の幅と高さの両方) が含まれています。
  • 3番目のプロット (左下) は、さまざまなBERターゲットでのアイ・ダイアグラム開口部を示す、BER等高線プロットです。
  • 4番目のプロットは、Q-Factor曲線を示しています。これは、ノイズ/ジッターがGaussianであると仮定してQファクターを使用した、BERバスタブ曲線の別の表現です。

リンクにGaussianランダムジッターが注入されると、BERバスタブとQ-Factorプロットは、この制限のないジッターがBERターゲットの減少に伴ってアイ・ダイアグラム幅を狭める効果を明確に示しています。

図 202. 理想的なクロックで測定されたTX出力のハイブリッド・アイ・ダイアグラムおよびBER解析

TX出力の2番目のセットは、データレートの1/1667のループ帯域幅を持つゴールデンCDRで測定されます。この一連の出力は、一般的なラボスコープの測定値を反映しています。ゴールデンCDRを配置すると、位相ノイズとスプリアスに含まれる低周波のジッターとノイズが追跡されます。

次の図は、ゴールデンCDRの前後のTIE (Time Interval Error) プロットを示しています。理想的なクロック (つまり、ゴールデンCDRの前) を参照すると、リファレンス・クロックの特性からの低周波正弦波ジッターが、左側のプロットで明確に観察できます。ゴールデンCDRの後、これらの低周波正弦波ジッターは、右側のプロットに示すように追跡されます。この図では、ゴールデンCDR (ベータ機能) の効果を反映するジッター成分の結果も示しています。

図 203. ゴールデンCDR前後のリファレンス・クロック位相ノイズおよびスプリアスを含むトランスミッター出力TIE (Time Interval Error) プロット

次の図では、トランスミッター固有ジッターおよびPLLでフィルタリングされたリファレンス・クロック・ジッターを含むトランスミッター出力ジッターは、BER 10-12で約0.17 UIです。

図 204. ゴールデンCDRで測定されたトランスミッターのスコープ出力

トランスミッターでPLLをイネーブルすると、リファレンス・クロックの位相ノイズが成形され、PLLの応答でフィルタリングされます。次の図では位相ノイズの特性を示しており、それぞれ、リファレンス・クロックの出力 (青)、トランスミッターPLL の後 (緑)、トランスミッターPLLとトランスミッターの固有ジッターの後 (赤)、Golden CDRの後 (ほとんどの場合スコープ、シアン)、およびトランスミッター固有のジッターを伴うGolden CDRの後 (黒) を示しています。上記の各段階での位相ノイズ・パワー・スペクトルからの関連するランダムジッターが計算され、プロットの下のテキストに表示されます。

図 205. TX PLL前と後のリファレンス・クロックの位相ノイズ特性

クロストークのあるバックプレーン・チャネルの端にあるチャネル出力では、アイ・ダイアグラムはほとんど閉じています。これは、TXパッケージとバックプレーンからのチャネル損失が大きいためです。

図 206. チャネル出力のハイブリッド・アイ・ダイアグラムおよびBER解析

CTLEは、 PCI Express* 8GT CTLE動作モデルの出力ステージです。Advanced Link Analyzerのリンク最適化アルゴリズムは、10 dBレベルで最適なゲイン設定を特定しました。TX出力の場合と同様に、レシーバーCDRがイネーブルまたはシミュレーションに含まれている場合、2セットのCTLE出力を表示できます。ただし、デフォルトでは、レシーバーCDRがイネーブルの場合、Advanced Link Analyzerは CDRリタイミング出力のみを出力します。出力の最初のセットは理想的なクロックを使用し、2番目のセットはCDRリカバリークロックを使用しています。合計ジッターは~0.94 UI (BER < 10-12で、理想的なクロックを使用。レシーバーCDRがイネーブルになっているため、デフォルトでは結果は表示されません) または、~0.56 UI (CDRリカバリークロックを使用) です。アイ・ダイアグラム開口部の高さは、~7 mV (理想的なクロックの場合。レシーバーのCDRがイネーブルになっているため、デフォルトでは結果は表示されません) および、~42 mV (リカバリークロックの場合) です。アイ・ダイアグラム開口部は、 PCI Express* 8GT要件に対してわずかです。したがって、DFEによる信号のさらなるイコライゼーションが必要です。

図 207. CDRリカバリークロックを使用したCTLE出力のハイブリッド・アイ・ダイアグラムおよびBER解析

レシーバーでCDRをイネーブルすると、リファレンス・クロックの位相ノイズが形成され、CDRの応答でフィルタリングされます。次の図では位相ノイズの特性を示しており、それぞれ、リファレンス・クロックの出力 (青)、トランスミッターPLLの後 (赤)、トランスミッターPLLとトランスミッターの固有ジッターの後 (赤)、RX CDRの後 (シアン)、およびトランスミッターとレシーバーの固有ジッターを使用したRX CDRの後 (黒) を示しています。上記の各段階での位相ノイズ・パワー・スペクトルから関連するランダムジッターが計算され、プロットの下のテキストに表示されます。

図 208. リファレンス・クロックの位相ノイズおよびPLLとCDRによるその遷移

次の図では、 PCI Express* 8Gレシーバーの1タップDFEの出力で、DFEがアイ・ダイアグラムをさらに開いたことを示しています。このとき、合計ジッターは~0.96 UI (BER < 10-12。トランスミッターのリファレンス・クロックからの理想的なクロックと正弦波ジッターを使用し、レシーバーのCDRがイネーブルになっているため、デフォルトでは結果は表示されません) および~0.59 UI (CDRリカバリークロックを使用) です。また、アイ・ダイアグラム開口部の高さは~3 mV (理想的なクロックでは、レシーバーCDRがイネーブルになっているため、デフォルトでは結果は表示されません) および~60 mV (リカバリークロックを使用) です。BERのバスタブ曲線と等高線は良好な動作を示し、 PCI Express* 8GT RXの要件を満たしています (TJ < 0.7 UIおよびアイ・ダイアグラムの高さ > 25 mV。 PCI Express* Base Specification 4.3 を参照)。

注: ここで示すアイ・ダイアグラム・マスクの使用法は、このカスタムレシーバーに固有のものであり、PCI-SIGリファレンス・レシーバーとそのジッター成分の定義をエミュレートします。インテル/PSGデバイスの場合、特性データベースからのジッターおよびノイズ指数を使用します。これは、リンクマージンがアイ・ダイアグラム・マスクを使用せずに直接計算されます。詳細については、Link and Simulation Settingの項内のコンプライアンス・マスクの使用法を参照してください。

仕様限界に対するマージンを確認するための、 PCI Express* 8GTのアイ・ダイアグラム・マスクを次の図に示しています。

図 209. CDRリカバリークロックおよび PCI Express* 8GTレシーバーのアイ・ダイアグラム・マスクを使用して測定されたTP4ハイブリッド・アイ・ダイアグラム

レシーバーでCDRをイネーブルすると、リファレンス・クロックの位相ノイズが形成され、CDRの応答でフィルタリングされます。次の図では位相ノイズの特性を示しており、それぞれ、リファレンス・クロックの出力 (青)、トランスミッターPLLの後 (赤)、トランスミッターPLLとトランスミッターの固有ジッターの後 (赤)、RX CDRの後 (シアン)、およびトランスミッターとレシーバーの固有ジッターを使用したRX CDRの後 (黒) を示しています。上記の各段階での位相ノイズ・パワー・スペクトルからの関連するランダムジッターが計算され、プロットの下のテキストに表示されます。

図 210. リファレンス・クロックの位相ノイズおよびPLLとCDRによるその遷移

これらの例では、Advanced Link Analyzerを使用してシリアルリンクをセットアップし、そのリンク・パフォーマンスを評価する方法を示しました。Advanced Link Analyzerでは、以下のことが実行可能です。

  • リンクのコンフィグレーション
  • 外部リファレンス・クロックのコンフィグレーション
  • トランスミッターとレシーバーのコンフィグレーション
  • チャネルのコンフィグレーション
  • ジッターとノイズソースのコンフィグレーションとモデル化
  • インテル JBEデータベースからのインテルデバイスの正確なジッター値の導出
  • リンク・コンフィグレーションのロードおよび保存
  • チャネル特性の観察
  • リンク内でのにテストポイントの設定
  • アイ・ダイアグラムの計算と観察
  • BER解析の実行
関連情報
レベル 2 の表題