インテルのみ表示可能 — GUID: ewa1462823594274
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6.2. 検証時のデバッグ
デフォルトでは、HLSコンパイラーは信号のログ付けはシミュレーションが遅くなり、波形ファイルが非常に大きくなる可能性があるため、シミュレーターに信号をログ付けしないように指示します。ただし、デバッグの目的でこれらの波形を保存するようにコンパイルを設定できます。
シミュレーターで信号ログ付けを有効にするには、i++ コマンドで -ghdlオプションを含めます。
完全なデバッグ表示を有効にし、すべての信号をログ付けするには、i++ コマンドを次のように呼び出します。
i++ -march="<FPGA_family_or_part_number>" -ghdl <input files>
シミュレーションが完了すると、波形を表示するためにa.prj/verificationディレクトリー内のvsim.wlfファイルを開きます。
ModelSim* で波形を確認する際、 <component_name>_instブロックを右クリックしてAdd Waveを選択すると、コンポーネントのトップレベルの信号 (start、busy、stall、done、パラメーター、および出力 ) が確認できます。
ヒント: ModelSim* でシミュレーションの波形を確認する際、実際の時間ではなく 1 GHz でシミュレーションされた時間を表示するTime軸は、1 ナノ秒 (1 ns) が 1 サイクルに対応します。Time軸を同期させて各チェックあたり 1 サイクルを表示するには、時間分解能をピコ秒 (ps) からナノ秒 (ns) に変更します。