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2.1. HLS デザイン例
インテル® HLS ( 高位合成 ) コンパイラーは IP 開発サイクルのどの段階かに応じて IP をさまざまなターゲットにコンパイルし、IP 開発のスピードを向上させます。
インテル® HLS コンパイラーを使用する際の一般的なデザインフローは、次のステップで行います。
- コンポーネントとテストベンチを作成します。
コンポーネント・コードとテストベンチ・コードの両方を含む完全な C++ アプリケーションが記述できます。
詳しくはHLS コンポーネントおよびテストベンチの作成 を参照してください。
- コンポーネント・アルゴリズムとテストベンチの関数の検証のため、x86-64 実行可能ファイルでデザインをコンパイルします。
詳しくは、デザインの機能性の検証 を参照してください。
- コンポーネントの FPGA 性能を最適化し改善します。
詳しくは、コンポーネントの最適化と改善 を参照してください。
初期最適化の後、シミュレーションのためにそれをコンパイルすることで、コンポーネントをより改善する場所が確認できます。詳しくは、シミュレーションによる IP 検証を参照してください。
- コンポーネントを インテル® Quartus® Primeで合成します。
詳しくは、インテル Quartus Primeを使用したコンポーネント IP の合成 を参照してください。
コンポーネントの合成は、正確なエリアとパフォーマンス予測などの QoR ( 結果の品質 ) メトリックも生成します。
- インテル® Quartus® Primeまたは Platform Designe ( 旧 Qsys ) で IP をシステムに統合します。
詳しくは、システムへの IP の統合 を参照してください。
下のフローチャートは インテル® HLS ( 高位合成 ) コンパイラーの一般的なデザインフローの段階の進行概要です。
図 1. インテル® FPGA 製品向けの IP 合成手順の概要