インテルのみ表示可能 — GUID: joc1409529652071
Ixiasoft
1.2.2.1.1. Device Selection セクション
1.2.2.1.2. Power Rail Data and Configuration セクション
1.2.2.1.3. VRM Data セクション
1.2.2.1.4. Rail Group Summary セクション
1.2.2.1.5. VRM Impedance セクション
1.2.2.1.6. BGA Via セクション
1.2.2.1.7. Plane セクション
1.2.2.1.8. Spreading セクション
1.2.2.1.9. スプリットプレーンの実装
1.2.2.1.10. FEFFECTIVE セクション
1.2.2.1.11. Decoupling セクション
1.2.2.1.12. Results Summary セクション
1.2.2.1.13. System_Decap タブを使用したFPGA システムのデカップリングの導出に推奨されるフロー
インテルのみ表示可能 — GUID: joc1409529652071
Ixiasoft
1.2.3. PDN ツール2.0 を使用したPCB デカップリングのデザイン
PCB のデカップリングは、パッケージとダイのキャパシタンスがPDN のデカップリングを引き継ぐ周波数まで、適切に選択されたPCB コンデンサーの組み合わせで、PDN ZEFF をZTARGET よりも小さく保ちます。この手順では、異なる電源レール・コンフィグレーションでPDN ツール2.0 が使用され、 インテル® Stratix® 10 デバイスのPDN ツールを使用したデザイン例が提供されます。