4.4. インテル® FPGA PTC - Logicページ
インテル® FPGA Power and Thermal Calculator (PTC) の Logic データ入力ページでは、デザイン内のすべてのモジュールのロジック・リソース・プロパティーを入力することができます。
図 36. インテル® FPGA PTCのLogicページ
| 列の見出し | 詳細 | |
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| Entity Name | デザインの各エンティティーの名前を指定します。この入力はオプションです。 |
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| Full Hierarchy Name | このエントリーに関連する階層パスを指定します。この入力はオプションです。階層レベルを入力する際に、パイプ文字 (|) は階層レベルを示します。オプションで、インスタンス・パスはパイプ文字を先頭にして始めることが可能です。ただし、先頭のパイプ文字の有無にかかわらず、パスは同じように扱われます。 | |
| #Half ALMs | デザインで使用されているALM (アダプティブ・ロジック・モジュール) 数の2倍の値を入力します。この数は、を選択することにより、Compilation Reportで確認することができます。消費電力を見積もる目的での、デザインで使用されているALMの数は、Compilation Reportの次の値の合計になります。
消費電力の見積もりに向けた調整は、フィッターの最適化により一部の未使用ALMで依然として電力が消費される可能性があるために必要です。詳細は、レジスター使用率の計算 を参照してください。
注: このフィールドは、パーセント (10%など) での入力が可能です。これを使用して、ハーフALMの数を計算します。「%」文字により、リソース数を整数として適切に計算し、適用するようにPTCに指示します。
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| # FFs | Primary logic registers の数、Secondary logic registers、および Register control circuitry for power estimation として報告されているレジスターの数を入力します。これらの数はすべて、 を選択することにより、Compilation Reportで確認することができます。Register control circuitry for power estimation の調整は、フィッターの最適化により一部の未使用レジスターで依然として電力が消費される可能性があるために必要です。 フリップフロップに関連するクロック配線の消費電力は、 インテル® FPGA PTCのClockページで別途計算されます。
注: このフィールドもまた、パーセント (10%など) での入力が可能です。これを使用して、フリップフロップの数を計算します。
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| Clock Freq (MHz) | クロック周波数を入力します (MHz)。この値は、デバイスファミリーの最大周波数仕様で制限されます。 Stratix® 10デバイスでは、 Quartus® Prime開発ソフトウェアからデザインをインポートする際に、インポートされた一部のハーフALMおよびフリップフロップのクロック周波数が0MHzになる場合があります。これは、次の2つの理由のいずれかによって発生する可能性があります。
ツールで使用されている浮動小数点の精度により、報告される周波数は、タイミング・アナライザーで報告される周波数とわずかに異なる場合があります。 |
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| Toggle % | ブロックの出力信号で値が変化するクロックサイクルの平均割合を入力します。トグルの割合にクロック周波数を掛け、1秒あたりの遷移数を特定します。例えば、100MHzの周波数で12.5%のトグルレートの場合は、各LUTまたはフリップフロップの出力が 1秒あたり1,250万回トグルすることを意味します (100MHz × 12.5%)。 トグルの割合の範囲は、0%から100%です。通常、トグルの割合は12.5%です。これは、16ビット・カウンターのトグルの割合です。多くのロジックで、トグルはあまり発生しません。よって、より現実的なトグルレートは50%未満です。トグルの割合の過小評価を防ぐには、シミュレーションで取得した現実的なトグルの割合を使用します。 例えば、入力がVCCに接続されているTフリップフロップ (TFF) の場合、出力ではクロックサイクルごとにロジック状態が変化するため、トグルレートは100%です。次の4ビット･カウンターの例で、詳細な分析を説明します。 フリップフロップを含む行はいずれも、トグルの割合が100%を超えてはいけません。デザイン内のALMのごく一部でグリッチが発生したことにより、それらのALMのトグルの割合が100%を超えることがあります。そのようなALMは、# FFs を0に設定して別の行に入力します。 インテル® FPGA PTCにおける Stratix® 10デバイスでは、フリップフロップを含む行はいずれもトグルの割合が100%を超えてはいけません。 |
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| Routing Factor | 出力の配線消費電力の範囲を示します。 消費電力への影響が大きく、この項目でキャプチャーされる特性には、次のものがあります。
このフィールドのデフォルト値は、代表的な値です。実際の値はデザインのブロック間で異なり、デザインの配置によっても異なります。最も正確な結果を得るには、デザインをコンパイル後にこの値を Quartus® Prime開発ソフトウェアからインポートする必要があります。 Quartus® Prime開発ソフトウェアは、詳細な配置配線情報にアクセスすることができます。 Quartus® Primeのデザインがない場合、より大きな値は一般的に、FPGA上で長い距離に広がり、多くの送信先にファンアウトされる信号に対応します。また、小さな値は、よりローカル化されている信号に対応します。 このフィールドをデフォルト値から変更し、ブロックの配置に応じて起こりうる消費電力の変動を調べることができます。この値を変更する際は、一般的なデザインでは極端な値が使用されることはほとんどなく、デザインのわずかなサブセットにのみ使用されることに注意してください。 |
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| Power (W) | Routing | 算出された配線による消費電力を示します (W)。 配線による消費電力は、配置と配線に依存します。これは、デザインの複雑さに相関します。示される値は、100を超える実際のデザインで観察された動作に基づく配線の消費電力を表しています。 Quartus® PrimeのPower Analyzerを使用して、デザインで使用される実際の配線に基づく正確な解析を行います。
注: ロジックリソースに使用される配線の消費電力のみが含まれます。
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| Block | ALMとレジスターの内部トグルに起因する消費電力を示します (W)。 ロジックブロックの消費電力は、実装されている機能とさまざまな入力に相対するトグルレートの組み合わせです。 インテル® FPGA PTCは、100を超える実際のデザインで観察された動作に基づく推定値を使用します。 Quartus® PrimeのPower Analyzerを使用して、デザインの実際の合成に基づく正確な解析を行います。 |
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| Total | インテル® FPGA PTCに入力された情報に基づき、推定消費電力を示します (W)。これは、配線の消費電力とブロックの消費電力の合計に等しくなります。 |
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| User Comment | 任意のコメントを入力します。この入力はオプションです。 |
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注: ページ内の列のサイズを変更する場合は、 インテル® FPGA PTCのウィンドウサイズを最大化します。また、すべてのページのすべての列のサイズ変更は、 を選択する、もしくはキーボードのF5を押すことで行うことができます。
ALM使用率の計算
インテル® FPGA PTCで報告されるALM使用率は、 Quartus® Primeのフィッターで報告される使用率と異なる場合があります。
フィッターは、デザインロジックで使用されるリソースをカウントし、ロジックの使用率を報告するため、デバイスに利用可能な領域があり、ロジックを追加してフィットさせることができるかを把握するのに役立ちます。 インテル® FPGA PTCは、物理的なシリコン実装で電力を必要とするリソースをカウントします。
電力消費の観点から、総ALM使用率の見積もりには、デザインロジックで使用されるALMと、フィッターでカウントされない他のリソースのうちの電力を消費するリソースが含まれます。ALMs adjustment for power estimation の値は、フィッターでカウントされない電力消費リソースを表します。
例えば、2つのフリップフロップが2つの異なるALM位置に配置されている回路の場合、フィッターは、ロジック使用率を 1 ALMとして報告します。これは、チップがよりフルに近い状態で使用されている場合に、フリップフロップをより高密度にまとめることができるためです。ただし、消費電力の観点からは、2つの物理的なALMがチップで使用され、電力が供給されているため、使用率は 2 になります。 インテル® FPGA PTCはハーフALMの数を追跡するため、ハーフALMを4として #Half ALMs 列に入力する必要があります。
次の式は、電力を消費するハーフALMの総数の計算を表しています。
# Half ALMs = (ALMs used for LUT logic and register circuitry + ALMs used for LUT logic + ALMs used for register circuitry + ALMs adjustment for power estimation) * 2
レジスター使用率の計算
次の式は、電力を消費するレジスターの総数の計算を表しています。
Total ALM Registers for power estimation = Primary logic registers + Secondary logic registers + Register control circuitry for power estimation
この例は、上の計算式を説明しています。Primary logic registers と Secondary logic registers は、デザインで使用されるALMレジスターを表しており、フィッターで報告されるものです。
register control circuitry for power estimation は、デザインでバイパスされるALMレジスターを考慮する調整です。フィッターによるタイミングの最適化により、レジスターがALMレジスター位置からHyper-Register位置にリタイミングされると、ALMレジスター位置は「バイパスモード」になるようにコンフィグレーションされます。ただし、その場合も電力は消費します。
トグル%の計算
次の例は、トグルの割合の計算を説明しています。
図 37. 4ビット・カウンターの例
最初のTFFの cout0 出力のトグル割合は100%で、信号はクロックサイクルごとにトグルしています。2番目のTFFの cout1 出力のトグル割合は50%になり、出力は2クロックサイクルごとにトグルしています。同様に、cout2 および cout3 出力のトグル割合はそれぞれ25%と12.5%です。したがって、この4ビット・カウンターの平均トグル割合は、(100 + 50 + 25 + 12.5)/4 = 46.875% です。
ロジックブロックのコンフィグレーションに関しては、 Agilex™ 7 Logic Array Blocks and Adaptive Logic Modules User Guide を参照してください。