High Bandwidth Memory (HBM2) Interface Intel® FPGA IPユーザーガイド

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ID 683189
日付 10/05/2020
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ドキュメント目次
ドキュメント目次 x
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて 2. High Bandwidth Memoryの概要 3. インテル® Stratix® 10 HBM2のアーキテクチャー 4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化 5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス 7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス 8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ 9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて x
1.1. リリース情報
2. High Bandwidth Memoryの概要 x
2.1. インテル® Stratix® 10デバイスのHBM2 2.2. HBM2 DRAMの構造 2.3. インテル® Stratix® 10 HBM2の機能 2.4. インテル® Stratix® 10 HBM2コントローラーの機能
3. インテル® Stratix® 10 HBM2のアーキテクチャー x
3.1. インテル® Stratix® 10 HBM2の概要 3.2. インテル® Stratix® 10 UIBのアーキテクチャー 3.3. インテル® Stratix® 10 HBM2コントローラーのアーキテクチャー
3.3. インテル® Stratix® 10 HBM2コントローラーのアーキテクチャー x
3.3.1. インテル® Stratix® 10 HBM2コントローラーの詳細
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化 x
4.1. High Bandwidth Memory (HBM2) Interface FPGA IP向け インテル® Quartus® Primeプロ・エディション・プロジェクトの作成 4.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのパラメーター化 4.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのピン・プランニング
4.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのパラメーター化 x
4.2.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのGeneralパラメーター 4.2.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのFPGA I/Oパラメーター 4.2.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのControllerパラメーター 4.2.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのDiagnosticパラメーター 4.2.5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのExample Designsパラメーター
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション x
5.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのデザイン例 5.2. ModelSim* およびQuesta* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.3. Synopsys VCS* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.4. Riviera-PRO* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.5. Cadence NCSim*によるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション 5.6. Cadence Xcelium* Parallel SimulatorによるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション 5.7. 高効率のためのHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.8. ユーザー・プロジェクトでインスタンス化されたHigh Bandwidth Memory (HBM2) Interface IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス x
6.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのハイレベルブロック図 6.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerインターフェイス信号 6.3. ユーザーAXIインターフェイスのタイミング 6.4. ユーザーAPBインターフェイスのタイミング 6.5. HBM2 Controllerへのユーザー制御アクセス 6.6. ソフトAXIスイッチ
6.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerインターフェイス信号 x
6.2.1. クロック信号 6.2.2. リセット信号 6.2.3. キャリブレーション・ステータス信号 6.2.4. メモリー・インターフェイス信号 6.2.5. ユーザー・インターフェイス信号 6.2.6. AXIユーザー・インターフェイス信号 6.2.7. サイドバンドAPBインターフェイス 6.2.8. Avalon® Memory-Mapped (AVMM) インターフェイス信号
6.3. ユーザーAXIインターフェイスのタイミング x
6.3.1. AXI書き込みトランザクション 6.3.2. AXI読み出しトランザクション 6.3.3. ユーザーロジックからHBM2 Controller AXI Interfaceへのタイミングの改善
6.4. ユーザーAPBインターフェイスのタイミング x
6.4.1. Advanced Peripheral Busプロトコル 6.4.2. APB Interfaceのタイミング
6.5. HBM2 Controllerへのユーザー制御アクセス x
6.5.1. ユーザー制御のRefresh 6.5.2. 温度とキャリブレーション・ステータスの読み取り 6.5.3. Power Downステータス 6.5.4. ECC Errorステータス 6.5.5. ユーザー割り込み 6.5.6. ECCエラー訂正および検出
6.5.5. ユーザー割り込み x
6.5.5.1. 割り込みイネーブルと割り込み生成の条件 6.5.5.2. Interruptステータス 6.5.5.3. Error Validステータス
6.6. ソフトAXIスイッチ x
6.6.1. HBM2 IPカタログGUIでのAXIスイッチの選択
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス x
7.1. High Bandwidth Memory (HBM2) DRAMの帯域幅 7.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP HBM2 IPの効率 7.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのレイテンシー 7.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのタイミング 7.5. High Bandwidth Memory (HBM2) Interface Inte FPGA IP DRAM温度の読み取り
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて
2. High Bandwidth Memoryの概要
3. インテル® Stratix® 10 HBM2のアーキテクチャー
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス
8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ
9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴

4.2.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのDiagnosticパラメーター

Diagnosticsタブでは、トラフィック・オプションを選択し、効率モニターをイネーブルすることができます。効率モニターでは、HBM2コントローラーの効率の測定を機能シミュレーション中に行います。

図 10. Diagnosticsタブ

表 11.  DiagnosticsタブのTraffic Generator欄
表示名 説明
Run the default traffic pattern リセット後にデフォルトのトラフィック・パターンを実行します。デフォルトのトラフィック・パターンを構成するシングル/ブロックの読み出しと書き込みのテストの複数のステージでは、シーケンシャルおよびランダムのアドレス指定を使用します。このパラメーターは、AXIユーザー・インターフェイスにのみ適用されます。 Avalon®メモリーマップド・インターフェイスでは、デフォルトのトラフィック・パターンを使用します。
Enable mixed traffic トラフィック・ジェネレーターのコンフィグレーションを行って、さまざまなトラフィック・パターンを送信します。これには、単一およびブロックの読み出し/書き込みなどがあり、シーケンシャルおよびランダムのアドレス指定を組み合わせて使用します。このパラメーターをイネーブルしない場合、トラフィック・ジェネレーターでは、ブロック読み出し/書き込みの送信にシーケンシャル・アドレス指定を使用します。このパラメーターは、さまざまなトラフィック・パターンでのHBM2インターフェイスのパフォーマンスを理解するのに役立ちます。このパラメーターが適用されるのは、AXIユーザー・インターフェイスのみです。 Avalon®メモリーマップド・インターフェイスではデフォルトのトラフィック・パターンを使用します。
Force traffic generator to issue traffic with different read/write IDs

トラフィック・ジェネレーターに強制して、異なる読み出し/書き込みIDのトラフィックを発行します。この場合、並び替えバッファーがオンであるかどうかは無関係です。異なる読み出し/書き込みIDを使用すると、コントローラーでは、トランザクションを並べ替えて効率を上げることができます。ただし、データの不一致が発生します。これは、並べ替えバッファーがディスエーブルされていて、アウトオブオーダーを返す読み出しデータの処理がユーザーロジックによって行われない場合です。

並び替えバッファーをイネーブルすると、トラフィック・ジェネレーターでは、異なるIDのトランザクションを自動生成します。

このパラメーターをイネーブルしない場合、トラフィック・ジェネレーターによるAXIトランザクションの発行は、読み出し/書き込みIDが異なる場合は行われません。ただし、並び替えバッファーをイネーブルしてある場合は例外です。このパラメーターが適用されるのは、AXIユーザー・インターフェイスのみです。 Avalon®メモリーマップド・インターフェイスではデフォルトのトラフィック・パターンを使用します

Enable Traffic Generator Configuration Module トラフィック・ジェネレーターのコンフィグレーション・モジュールのインスタンス化をイネーブルします。これが必要なのは、カスタム・トラフィック・パターンを作成する場合のみです。このパラメーターが適用されるのは、AXIユーザー・インターフェイスのみです。 Avalon®メモリーマップド・インターフェイスでは、デフォルトのトラフィック・パターンを使用します。
Run the user-configured traffic stage ユーザーがコンフィグレーションしたトラフィック・パターンをリセット後に実行します。(トラフィック・ジェネレーターのリコンフィグレーションは、後からでもできます。) トラフィック・ジェネレーターによって成功または失敗のステータスのアサートがされるのは、Avalonコンフィグレーション・インターフェイスによってトラフィック・ジェネレーターのコンフィグレーションが行われ、開始が通知された後です。コンフィグレーションを実行するには、トラフィック・ジェネレーターに接続します。これは、EMIF Debug Toolkit経由で行うか、またはトラフィック・ジェネレーターのAvalon-MMコンフィグレーション・スレーブ・ポートに接続しているカスタムロジックを使用します。コンフィグレーションのシミュレーションには、altera_hbm_tg_axi_tb.sv ファイルで提供されるテストベンチを使用します。このパラメーターが適用されるのは、AXIユーザー・インターフェイスのみです。 Avalon®メモリーマップド・インターフェイスでは、デフォルトのトラフィック・パターンを使用します。
Export Traffic Generator Configuration Interface Avalon-MMスレーブポートをエクスポートし、トラフィック・ジェネレータを設定します。これが必要なのは、トラフィック・ジェネレーターのコンフィグレーションをユーザー設定のトラフィックで行ってている場合のみです。このパラメーターは、AXIユーザー・インターフェイスにのみ適用されます。 Avalon®メモリーマップド・インターフェイスでは、デフォルトのトラフィック・パターンを使用します。
Disable HBM model transaction messages in simulation イネーブルすると、HBMモデルのトランザクション・メッセージはシミュレーションには表示されません。
Enable AXI R/W data transaction messages in simulation AXIデータのトランザクション・メッセージをシミュレーションに表示します。
表 12.  DiagnosticsタブのPerformance欄
表示名 説明
Enable Efficiency Monitor Efficiency Monitorコンポーネントをメモリー・コントローラーのAXIインターフェイスに追加します。Efficiency Monitorモニターでは、シミュレーション中のインターフェイスの効率に関する統計を収集して報告します。Efficiency Monitorが使用できるのは、AXIユーザー・インターフェイス・フローでのみです。
Use efficiency pattern トラフィック・ジェネレーターによって高効率の同時トラフィック・パターンが生成され、機能がデザイン例に統合されます。このパラメーターが適用されるのは、AXIユーザー・インターフェイスのみです。
Read count トラフィック・ジェネレーターの読み出しカウントを定義します。読み出しと書き込みのカウントを等しくして、有効性チェックに合格するようにします。このパラメーターが適用されるのは、AXIユーザー・インターフェイスのみです。
Write count トラフィック・ジェネレーターの書き込みカウントを定義します。読み出しと書き込みのカウントが等しくして、有効性チェックに合格するようにします。このパラメーターが適用されるのは、AXIユーザー・インターフェイスのみです。
Sequence トラフィック・ジェネレーターの書き込みおよび読み出しシーケンスを定義します。選択できるのは、RandomまたはSequentialです。(最良のHBM2効率を得るには、このパラメーターにはSequentialを選択してください。) このパラメーターが適用されるのは、AXIユーザー・インターフェイスのみです。
Enable data check for efficiency measurement ソフト・トラフィック・ジェネレーターの効率測定のデータチェックをイネーブルします。このパラメーターが適用されるのは、AXIユーザー・インターフェイスのみです。
表 13.  DiagnosticsタブのExample Design欄
表示名 説明
Enable in-System-Source-and-Probes In-System-Sources-and-Probesを一般的なデバッグ信号のデザイン例でイネーブルします。例えば、キャリブレーション・ステータスやトラフィック・ジェネレーターのビットごとのステータスの例などです。ドライバーのマージニングを行う場合は、このパラメーターをイネーブルしてください。
レベル 2 の表題