High Bandwidth Memory (HBM2) Interface Intel® FPGA IPユーザーガイド

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ID 683189
日付 10/05/2020
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ドキュメント目次
ドキュメント目次 x
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて 2. High Bandwidth Memoryの概要 3. インテル® Stratix® 10 HBM2のアーキテクチャー 4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化 5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス 7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス 8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ 9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて x
1.1. リリース情報
2. High Bandwidth Memoryの概要 x
2.1. インテル® Stratix® 10デバイスのHBM2 2.2. HBM2 DRAMの構造 2.3. インテル® Stratix® 10 HBM2の機能 2.4. インテル® Stratix® 10 HBM2コントローラーの機能
3. インテル® Stratix® 10 HBM2のアーキテクチャー x
3.1. インテル® Stratix® 10 HBM2の概要 3.2. インテル® Stratix® 10 UIBのアーキテクチャー 3.3. インテル® Stratix® 10 HBM2コントローラーのアーキテクチャー
3.3. インテル® Stratix® 10 HBM2コントローラーのアーキテクチャー x
3.3.1. インテル® Stratix® 10 HBM2コントローラーの詳細
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化 x
4.1. High Bandwidth Memory (HBM2) Interface FPGA IP向け インテル® Quartus® Primeプロ・エディション・プロジェクトの作成 4.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのパラメーター化 4.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのピン・プランニング
4.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのパラメーター化 x
4.2.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのGeneralパラメーター 4.2.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのFPGA I/Oパラメーター 4.2.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのControllerパラメーター 4.2.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのDiagnosticパラメーター 4.2.5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのExample Designsパラメーター
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション x
5.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのデザイン例 5.2. ModelSim* およびQuesta* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.3. Synopsys VCS* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.4. Riviera-PRO* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.5. Cadence NCSim*によるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション 5.6. Cadence Xcelium* Parallel SimulatorによるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション 5.7. 高効率のためのHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.8. ユーザー・プロジェクトでインスタンス化されたHigh Bandwidth Memory (HBM2) Interface IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス x
6.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのハイレベルブロック図 6.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerインターフェイス信号 6.3. ユーザーAXIインターフェイスのタイミング 6.4. ユーザーAPBインターフェイスのタイミング 6.5. HBM2 Controllerへのユーザー制御アクセス 6.6. ソフトAXIスイッチ
6.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerインターフェイス信号 x
6.2.1. クロック信号 6.2.2. リセット信号 6.2.3. キャリブレーション・ステータス信号 6.2.4. メモリー・インターフェイス信号 6.2.5. ユーザー・インターフェイス信号 6.2.6. AXIユーザー・インターフェイス信号 6.2.7. サイドバンドAPBインターフェイス 6.2.8. Avalon® Memory-Mapped (AVMM) インターフェイス信号
6.3. ユーザーAXIインターフェイスのタイミング x
6.3.1. AXI書き込みトランザクション 6.3.2. AXI読み出しトランザクション 6.3.3. ユーザーロジックからHBM2 Controller AXI Interfaceへのタイミングの改善
6.4. ユーザーAPBインターフェイスのタイミング x
6.4.1. Advanced Peripheral Busプロトコル 6.4.2. APB Interfaceのタイミング
6.5. HBM2 Controllerへのユーザー制御アクセス x
6.5.1. ユーザー制御のRefresh 6.5.2. 温度とキャリブレーション・ステータスの読み取り 6.5.3. Power Downステータス 6.5.4. ECC Errorステータス 6.5.5. ユーザー割り込み 6.5.6. ECCエラー訂正および検出
6.5.5. ユーザー割り込み x
6.5.5.1. 割り込みイネーブルと割り込み生成の条件 6.5.5.2. Interruptステータス 6.5.5.3. Error Validステータス
6.6. ソフトAXIスイッチ x
6.6.1. HBM2 IPカタログGUIでのAXIスイッチの選択
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス x
7.1. High Bandwidth Memory (HBM2) DRAMの帯域幅 7.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP HBM2 IPの効率 7.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのレイテンシー 7.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのタイミング 7.5. High Bandwidth Memory (HBM2) Interface Inte FPGA IP DRAM温度の読み取り
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて
2. High Bandwidth Memoryの概要
3. インテル® Stratix® 10 HBM2のアーキテクチャー
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス
8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ
9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴

3.2. インテル® Stratix® 10 UIBのアーキテクチャー

インテル® Stratix® 10デバイスのアーキテクチャーには、ユニバーサル・インターフェイス・バス (UIB) サブシステム (UIBSS) が含まれています。UIBSSには、FPGAコアをHBM2 DRAMに接続するために必要なロジックが含まれています。

各UIBサブシステムには、HBM2ハード化コントローラーおよびユニバーサル・インターフェイス・バスが含まれています。これを構成するハード化された物理インターフェイスとI/Oロジックは、各HBM2 DRAMデバイスとのインターフェイスに必要です。AMBA AXI4プロトコルでは、コアロジックとのインターフェイス接続にユニバーサル・インターフェイス・バス・サブシステムを使用します。オプションのソフト・ロジック・アダプターがFPGAファブリックに実装され、これにより、ユーザーロジックからHBM2ハード化コントローラーへのインターフェイス接続が効率的に行われます。 インテル® Quartus® Prime開発ソフトウェア・バージョン20.2以降では、オプションの Avalon®メモリーマップド・インターフェイスが、各Pseudo Channelに対してサポートされています。

次の図で示すのは、 インテル® Stratix® 10 HBM2ユニバーサル・インターフェイス・バス・サブシステムのハイレベルのブロック図です。UIBサブシステムには、次のハード化されたロジックが含まれています。

  • レートマッチングFIFO。ロジックをユーザー・コア・クロックからHBM2クロックドメインに転送します。
  • HBM2メモリー・コントローラー (HBMC)。
  • UIB PHY。UIB物理層とI/Oが含まれます。
図 3.  インテル® Stratix® 10 HBM2実装のブロック図

(* Avalon®メモリーマップド・インターフェイス は、 インテル® Quartus® Prime開発ソフトウェア・バージョン20.2以降でサポートされています。)

ユーザー・コア・クロックで駆動するロジックを緑色で、UIBクロックで駆動するロジックを青色で表示しています。UIBクロックでは、HBM2インターフェイス・クロックも駆動します。ユーザーロジックの動作速度は、HBM2インターフェイスよりも最大で1～4倍遅くなります。

ソフトロジックAXIアダプター

HBM2 IPに含まれているソフト・ロジック・アダプターは、FPGAコアロジックに実装されています。ソフト・ロジック・アダプターでは、ユーザーValid信号 (write address valid、write data valid、およびread address valid) のゲートに、HBM2コントローラーからの対応パイプライン化Ready信号を使用します。ソフト・ロジック・アダプターでも、HBM2コントローラーからの出力 (AXI書き込み応答およびAXI読み出しデータチャネル) を一時保存します。これは、AXI Ready信号がない場合です。一時保存ロジックをディスエーブルできるのは、ユーザーロジックで、HBM2 IPの生成時にHBM2コントローラーからの出力をパラメーター・エディターを介して受け入れる準備が常時できている場合です。

HBM2 DRAM

次の表で示すHBM2信号は、UIBにインターフェイス接続します。UIBでは、HBM2信号を駆動し、HBM2から受信したデータをデコードします。この信号へのアクセスは、AXI4 User Interfaceからはできません。

表 2.  チャネルごとの信号の概要
信号名 信号幅 注
Data 128 チャネルごとに128ビット双方向DQ
Column command/address 8 8ビット幅のカラム・アドレス・ビット
Row command/address 6 6ビット幅のロウ・アドレス・ビット
DBI 16 8DQあたり1DBI
DM_CB 16 8DQあたり1DM。このピンは、DMまたはECCに使用できますが、両方には使用できません。
PAR 4 32DQあたり1パリティービット
DERR 4 32DQあたり1データエラー
Strobes 16 読み出しおよび書き込みストローブ用の個別ストローブ。読み出しおよび書き込み用に32DQごとに1つの差動ペア。
Clock 2 クロックアドレスおよびコマンド信号
CKE 1 クロックイネーブル
AERR 1 アドレスエラー

次の表で示すHBM2信号は、各HBM2インターフェイスのすべてのPseudo Channelに共通です。HBM2コントローラーは、次の信号とインターフェイス接続します。この信号は、AXI4ユーザー・インターフェイスでは使用できません。

表 3.  グローバルHBM2信号の概要
信号名 信号幅 注
Reset 1 リセット入力
TEMP 3 HBM2からの温度出力
Cattrip 1 破局的温度センサー

インテル® Stratix® 10 HBM2 IPでサポートするのは、HBM2仕様のPseudo Channelモードのみです。Pseudo Channelモードには次の機能が含まれます。

  • Pseudo Channelモードでは、単一のHBM2チャネルを分割して64ビットI/Oの個別のサブチャネル2つにします。
  • 両方のPseudo Channelで、チャネルのロウおよびカラムのコマンドバス、CK、およびCKE入力を共有しますが、コマンドをデコードしたり実行したりするのは別々です。
  • Pseudo Channelモードで必要なバースト長は4です。
  • アドレスBA4では、コマンドをPseudo Channel 0 (BA4 = 0) またはPseudo Channel 1 (BA4 = 1) に送ります。HBM2コントローラーでは、Pseudo Channelのアドレス指定要件を処理します。
  • パワーダウンとセルフ・リフレッシュは、両方のPseudo Channelに共通です。これは、CKEピンを共有しているためです。両方のPseudo Channelでは、チャネルのモードレジスターも共有します。

ユーザーAXIインターフェイス

各 インテル® Stratix® 10 HBM2インターフェイスでは、最大8つのHBM2チャネルをサポートします。各HBM2チャネルには、2つのAXI4インターフェイスがあり、Pseudo Channelごとに1つずつです。各AXI4インターフェイスには、Pseudo Channelごとに256ビット幅のWrite DataおよびRead Dataインターフェイスが含まれています。次の図では、ユーザーロジックからUIBSSを介したHBM2 DRAMへのデータフローを示しています。このとき選択しているのは、HBM2チャネル0および7です。

図 4. UIBSSを介してHBM2 Channel 0および7を使用した インテル® Stratix® 10 HBM2インターフェイス

(* Avalon®メモリーマップド・インターフェイス は、 インテル® Quartus® Prime開発ソフトウェア・バージョン20.2以降でサポートされています。)

AXIユーザー・インターフェイス

AXIインターフェイスは、Pseudo Channelごとに1つあります。各AXIインターフェイスでは、HBM2コントローラー間で、256ビット幅のWrite Dataインターフェイスおよび256ビット幅のRead Dataインターフェイスをサポートします。AXI4プロトコルでは、HBM2コントローラーへの同時書き込みおよび同時読み出しを処理します。また、サイドバンド・ユーザー・ポートがユーザーチャネルのペアごとにあります。これは、Advanced Peripheral Bus (APB) に準拠しています。サイドバンドでは、ユーザー制御機能へのアクセスを提供しています。これには、リフレッシュ・リクエスト、ECCステータス、Power Downステータス、HBM2温度読み出し、 Avalon® メモリーマップド・ユーザー・インターフェイス、キャリブレーション・ステータス、User割り込みなどがあります。

Avalon® Memory-Mappedインターフェイス

インテル® Quartus® Prime開発ソフトウェア・バージョン20.2以降は、256ビット Avalon®メモリーマップド・インターフェイスがPseudo Channelごとにサポートされています。

ソフトAXIスイッチ

インテル® Quartus® Prime開発ソフトウェア・バージョン20.1以降では、HBM2 IPによりソフト4x4 AXIスイッチがサポートされます。これにより各AXIマスターからHBM2 DRAM内の対応するHBM2 Channel 2つ、またはHBM2 Pseudo Channel 4つ (HBM2チャネル1つ = HBM2疑似チャネル2つ) のメモリースペースにアクセスできるようになります。スイッチ機能は、 Avalon®メモリーマップド・インターフェイスフローではサポートされていません。AXIスイッチについて詳しくは、ソフトAXIスイッチを参照してください。

インテル® Stratix® 10 HBM2コントローラーによってサポートされているAXIプロトコル機能について詳しくは、High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス を参照してください。

関連情報
レベル 2 の表題