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1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて
2. High Bandwidth Memoryの概要
3. インテル® Stratix® 10 HBM2のアーキテクチャー
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス
8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ
9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴
4.2.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのGeneralパラメーター
4.2.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのFPGA I/Oパラメーター
4.2.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのControllerパラメーター
4.2.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのDiagnosticパラメーター
4.2.5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのExample Designsパラメーター
5.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのデザイン例
5.2. ModelSim* およびQuesta* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.3. Synopsys VCS* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.4. Riviera-PRO* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.5. Cadence NCSim*によるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション
5.6. Cadence Xcelium* Parallel SimulatorによるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション
5.7. 高効率のためのHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.8. ユーザー・プロジェクトでインスタンス化されたHigh Bandwidth Memory (HBM2) Interface IPのシミュレーション
7.1. High Bandwidth Memory (HBM2) DRAMの帯域幅
7.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP HBM2 IPの効率
7.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのレイテンシー
7.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのタイミング
7.5. High Bandwidth Memory (HBM2) Interface Inte FPGA IP DRAM温度の読み取り
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6.6. ソフトAXIスイッチ
インテル® Quartus® Prime開発ソフトウェア・バージョン20.1以降では、HBM2 IPによりソフト4x4 AXIスイッチがサポートされます。これにより各AXIマスターからHBM2 DRAM内の対応するHBM2 Channel 2つ、またはHBM2 Pseudo Channel 4つ (HBM2チャネル1つ = HBM2疑似チャネル2つ) のメモリースペースにアクセスできるようになります。
次の図で示すスイッチの実装は、HBM2チャネル0およびチャネル1に対してHBM2 IP GUIを介してイネーブルした場合のものです。HBM2インターフェイスごとにAXIスイッチを4つ実装できます。
図 31. 4×4 HBM2 AXIスイッチ