High Bandwidth Memory (HBM2) Interface Intel® FPGA IPユーザーガイド

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ID 683189
日付 10/05/2020
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ドキュメント目次
ドキュメント目次 x
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて 2. High Bandwidth Memoryの概要 3. インテル® Stratix® 10 HBM2のアーキテクチャー 4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化 5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス 7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス 8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ 9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて x
1.1. リリース情報
2. High Bandwidth Memoryの概要 x
2.1. インテル® Stratix® 10デバイスのHBM2 2.2. HBM2 DRAMの構造 2.3. インテル® Stratix® 10 HBM2の機能 2.4. インテル® Stratix® 10 HBM2コントローラーの機能
3. インテル® Stratix® 10 HBM2のアーキテクチャー x
3.1. インテル® Stratix® 10 HBM2の概要 3.2. インテル® Stratix® 10 UIBのアーキテクチャー 3.3. インテル® Stratix® 10 HBM2コントローラーのアーキテクチャー
3.3. インテル® Stratix® 10 HBM2コントローラーのアーキテクチャー x
3.3.1. インテル® Stratix® 10 HBM2コントローラーの詳細
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化 x
4.1. High Bandwidth Memory (HBM2) Interface FPGA IP向け インテル® Quartus® Primeプロ・エディション・プロジェクトの作成 4.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのパラメーター化 4.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのピン・プランニング
4.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのパラメーター化 x
4.2.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのGeneralパラメーター 4.2.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのFPGA I/Oパラメーター 4.2.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのControllerパラメーター 4.2.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのDiagnosticパラメーター 4.2.5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのExample Designsパラメーター
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション x
5.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのデザイン例 5.2. ModelSim* およびQuesta* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.3. Synopsys VCS* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.4. Riviera-PRO* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.5. Cadence NCSim*によるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション 5.6. Cadence Xcelium* Parallel SimulatorによるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション 5.7. 高効率のためのHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.8. ユーザー・プロジェクトでインスタンス化されたHigh Bandwidth Memory (HBM2) Interface IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス x
6.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのハイレベルブロック図 6.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerインターフェイス信号 6.3. ユーザーAXIインターフェイスのタイミング 6.4. ユーザーAPBインターフェイスのタイミング 6.5. HBM2 Controllerへのユーザー制御アクセス 6.6. ソフトAXIスイッチ
6.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerインターフェイス信号 x
6.2.1. クロック信号 6.2.2. リセット信号 6.2.3. キャリブレーション・ステータス信号 6.2.4. メモリー・インターフェイス信号 6.2.5. ユーザー・インターフェイス信号 6.2.6. AXIユーザー・インターフェイス信号 6.2.7. サイドバンドAPBインターフェイス 6.2.8. Avalon® Memory-Mapped (AVMM) インターフェイス信号
6.3. ユーザーAXIインターフェイスのタイミング x
6.3.1. AXI書き込みトランザクション 6.3.2. AXI読み出しトランザクション 6.3.3. ユーザーロジックからHBM2 Controller AXI Interfaceへのタイミングの改善
6.4. ユーザーAPBインターフェイスのタイミング x
6.4.1. Advanced Peripheral Busプロトコル 6.4.2. APB Interfaceのタイミング
6.5. HBM2 Controllerへのユーザー制御アクセス x
6.5.1. ユーザー制御のRefresh 6.5.2. 温度とキャリブレーション・ステータスの読み取り 6.5.3. Power Downステータス 6.5.4. ECC Errorステータス 6.5.5. ユーザー割り込み 6.5.6. ECCエラー訂正および検出 Read-Modify-Write Dummy Write Partial Write
6.5.5. ユーザー割り込み x
6.5.5.1. 割り込みイネーブルと割り込み生成の条件 6.5.5.2. Interruptステータス 6.5.5.3. Error Validステータス
6.6. ソフトAXIスイッチ x
6.6.1. HBM2 IPカタログGUIでのAXIスイッチの選択
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス x
7.1. High Bandwidth Memory (HBM2) DRAMの帯域幅 7.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP HBM2 IPの効率 7.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのレイテンシー 7.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのタイミング 7.5. High Bandwidth Memory (HBM2) Interface Inte FPGA IP DRAM温度の読み取り
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて
2. High Bandwidth Memoryの概要
3. インテル® Stratix® 10 HBM2のアーキテクチャー
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス
8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ
9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴

6.5.6. ECCエラー訂正および検出

HBM2コントローラーでは、シングルビット・エラー訂正およびダブルビット・エラー検出をサポートします。2つ以上のエラー ビットの訂正または検出はサポートしません。

ECCエンコーダおよびデコーダーブロックは、UIBサブシステム内に存在し、ECC ロジックの効率的な実行に役立ちます。このとき追加のレイテンシーはありません。ECCロジックでは次の動作を実行します。

  • シングルビット・エラーが検出されると、エラーは訂正され、AXIインターフェイスに渡されます。
  • ダブルビット・エラーが検出されると、信号がアサートされてエラーを示し、その信号がAXI Read Data Channel Interfaceの axi_ruser_err_dbe 信号を介して渡されます。
  • エラー情報の入手は、APBインターフェイスを介してすることができます。

HBM2コントローラーのRead-Modify-Write機能を使用して、HBM2 DRAM で検出されたシングルビット・エラーまたはダブルビット・エラーを訂正できます。シングルビット・エラーまたはダブルビット・エラーが対応するエラーは、64ビットHBM2 DQバスごとに検出されます。このため、次のような複数のエラーが検出される場合があります。

  • 複数のシングルビット・エラーは単一のシングルビット・エラーとして扱われ、シングルビット・エラー・カウントは1増加します。
  • 複数のダブルビット・エラーは単一のダブルビット・エラーとして扱われ、ダブルビット・エラー・カウントは1増加します。
  • シングルビット・エラーとダブルビット・エラーは、ダブルビット・エラーとして扱われます。これは、ダブルビット・エラーのプライオリティーが高いためです。 ダブルビット・エラー・カウントは1増加し、シングルビット・エラー・カウントは変化しません。

Read-Modify-Write

Read-Modify-Write機能では、HBM2 DRAMからの読み出し、データの変更、HBM2メモリーへの書き込みを行います。HBM2コントローラーでは、次の機能をRead-Modify-Writeプロセスの一部としてサポートします。

  • Dummy Write: シングルビット・エラーの発生が検出されたHBM2 DRAMデータを訂正します。
  • Partial Write: 部分書き込みの発行をイネーブルされていないバイトがあるHBM2 DRAMに対して行います。

Dummy Write

ECCデコーダーロジックによるReadデータのシングルビット・エラーの検出と訂正が行われると、ユーザーロジックでは、HBM2 DRAM内の対応ビットの訂正にDummy Writeプロセスを使用します。Dummy Writeでは、メモリー位置からのReadを発行し、訂正したReadデータを対応するメモリー位置に書き戻します。

Dummy Writeを要求するには、通常のAXI Writeトランザクションを対応アドレスに対して発行します。このとき、トランザクションのすべてのバイトイネーブルはデアサートします。

HBM2コントローラーでは、Read-Modify-Write動作を内部処理し、DRAMデータを訂正します。このとき、追加のユーザーの介入はありません。Read-Modify-Write動作は、次のプロセスに従います。

  • UIBサブシステム内のAXI Adaptorでは、すべてのバイトイネーブルをデアサートし、Read-Modify-Write要求を識別します。
  • 次に、HBM2コントローラーでは、HBM2 DRAM内の対応アドレスへのReadを発行します。
  • ECC Decoded ReadデータはWrite Dataとして使用されます。これが訂正済みReadデータになるのは、シングルビット・エラーが検出された場合です。
  • HBM2コントローラーでは、HBM2 Writeトランザクションを発行し、後でデコード済みReadデータをメモリーに書き込みます。

Partial Write

HBM2コントローラーのPartial Write機能により、ユーザーロジックでは、部分書き込みの発行をHBM2 DRAMに対して行うことができます。これは、アサートされないバイトイネーブルがあり、選択したDRAMバイトのみが書き込まれる場合です。Partial Write機能では、最初にメモリー位置からReadを発行し、次に正しいReadデータを正しいWriteデータにマージして、メモリー位置に書き戻します。(このプロセスが必要な理由は、Data Mask信号の使用は、ECCがイネーブルの場合にユーザーロジックではできないためです。) HBM2コントローラーでは、Partial Writeのインテリジェント・サポートをAXI4インターフェイスを使用して行います。

Partial Writeを要求するには、通常のAXI Writeトランザクションを発行します。このとき、アサートされていない (つまり完全Writeではない) バイトイネーブルがあります。また、対応WriteデータをHBM2 DRAMに書き込みます。

HBM2コントローラーでは、対応するメモリー・トランザクションの発行を処理します。このトランザクションはPartial Writeの完了に必要です。

  • UIB Subsystem内のAXI Adaptorでは、バイトイネーブルをデコードして、Partial Write要求を識別します。
  • 次に、HBM2コントローラーでは、HBM2 DRAM内の対応アドレスへのReadを発行します。
  • ECC Decoded Readデータは、要求されたWriteデータとマージされます。これは、バイトイネーブルに基づいて行われます。
  • HBM2コントローラーでは、HBM2 Writeトランザクションを発行し、マージされたデータのメモリーへの書き込みを後で行います。このとき、更新されたECCコードを使用します。
レベル 2 の表題