AN 556: インテルFPGAにおけるデザイン・セキュリティー機能の使用

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ID 683269
日付 11/12/2019
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ドキュメント目次
ドキュメント目次 x
インテル® FPGAにおけるデザイン・セキュリティー機能の使用
インテル® FPGAにおけるデザイン・セキュリティー機能の使用 x
デザイン・セキュリティー機能の概要 ハードウェアおよびソフトウェア要件 安全なコンフィグレーション・フローの実装手順 改ざん防止ビット・プログラミングのイネーブルの手順 サポートされているコンフィグレーション・スキーム セキュリティー・モードの検証 暗号化機能がイネーブルされたシリアル・フラッシュ・ローダーのサポート 単一のFPGAデバイスチェーンに対して暗号化がイネーブルされたシリアル・フラッシュ・ローダーのサポート 28nmおよび20nm FPGAのJTAGセキュアモード AN 556の改訂履歴: インテル FPGAにおけるデザイン・セキュリティー機能の使用
デザイン・セキュリティー機能の概要 x
セキュリティー暗号化アルゴリズム 不揮発性および揮発性キーのストレージ キー・プログラミング インテルArria 10およびインテルCyclone 10 GX Qcryptセキュリティー・ツール
インテルArria 10およびインテルCyclone 10 GX Qcryptセキュリティー・ツール x
Qcryptツールの使用 Qcryptツールのオプション Qcryptツール・セキュリティー・オプションのセキュリティー・レベル
ハードウェアおよびソフトウェア要件 x
ハードウェア要件 ソフトウェア要件
安全なコンフィグレーション・フローの実装手順 x
ステップ1： .ekpファイルの生成およびコンフィグレーション・ファイルの暗号化 ステップ2a: 揮発性キーのFPGAへのプログラム ステップ2b: 不揮発性キーのFPGAへのプログラム 暗号化されたコンフィグレーション・データを使用した40nm、28nmまたは20nm FPGAのコンフィグレーション
ステップ1： .ekpファイルの生成およびコンフィグレーション・ファイルの暗号化 x
インテル® Quartus® Prime開発ソフトウェアを使用したシングルデバイス .ekpファイルの生成およびコンフィグレーション・ファイルの暗号化 インテル® Quartus® Prime開発ソフトウェアのコマンドライン・インターフェイスを使用したシングルデバイス .ekpファイルの生成およびコンフィグレーション・ファイルの暗号化 インテル® Quartus® Prime開発ソフトウェアを使用したマルチデバイス .ekpファイルの生成およびコンフィグレーション・ファイルの暗号化
ステップ2b: 不揮発性キーのFPGAへのプログラム x
および インテル® Quartus® Prime開発ソフトウェアを使用した揮発性および不揮発性キーのプログラミング インテル® Quartus® Prime開発ソフトウェアを使用したシングルデバイスの揮発性または不揮発性キーのプログラミング インテル® Quartus® Prime開発ソフトウェアのコマンドライン・インターフェイスを使用したシングルデバイスの揮発性または不揮発性キーのプログラミング インテル® Quartus® Prime開発ソフトウェアを使用したマルチデバイスの揮発性または不揮発性キーのプログラミング インテル® Quartus® Prime開発ソフトウェアのコマンドライン・インターフェイスを使用したマルチデバイスの揮発性または不揮発性キーのプログラミング JTAG Technologiesを使用したキー・プログラミング
セキュリティー・モードの検証 x
JTAGセキュアモードでの検証
28nmおよび20nm FPGAのJTAGセキュアモード x
内部JTAGインターフェイス JTAGセキュアモードのデザイン例
JTAGセキュアモードのデザイン例 x
デザイン例の インテル® Quartus® Primeデザイン・コンポーネント LOCKおよびUNLOCK JTAG命令 JTAGセキュアモードの検証
インテル® FPGAにおけるデザイン・セキュリティー機能の使用

サポートされているコンフィグレーション・スキーム

デザイン・セキュリティー機能は、JTAGベースのコンフィグレーションを除くすべてのコンフィグレーション・スキームで使用できます。

表 12.  各コンフィグレーション手法に対するデザイン・セキュリティーのサポート
コンフィグレーション・スキーム コンフィグレーション方法 デザイン・セキュリティー 注記
FPP MAX® IIまたは MAX® Vデバイス/マイクロプロセッサーおよびフラッシュメモリー あり このモードでは、ホスト・システムで4倍のデータレートの DCLK 信号を送信する必要があります。
AS シリアル・コンフィグレーション・デバイス あり —
PS MAX® IIまたは MAX® Vデバイス/マイクロプロセッサーおよびフラッシュメモリー あり —
インテル®FPGAダウンロード・ケーブルおよび インテル®FPGAダウンロード・ケーブルII あり 暗号化された .rbf のFPGAへのコンフィグレーションを、 インテル® Quartus® Prime ProgrammerのPSモードを使用して実行してください。
JTAG インテル®FPGAダウンロード・ケーブルおよび インテル®FPGAダウンロード・ケーブルII — キー・プログラミング用

システムにCommon Flash Interface (CFI) フラッシュメモリーが含まれている場合は、それをFPGAコンフィグレーションに対しても使用することができます。 MAX® IIおよび MAX® VをParallel Flash Loader Intel FPGA IPコアと併用することで、効率的なCFIフラッシュメモリーのプログラムをJTAGインターフェイスを介して行うことができます。

デザイン・セキュリティー機能は、圧縮やリモート・システム・アップグレード機能などの他のコンフィグレーション機能と併用できます。デザイン・セキュリティー機能で圧縮を使用している場合、コンフィグレーション・ファイルは、 インテル® Quartus® Prime開発ソフトウェアで圧縮されてから暗号化されます。コンフィグレーション中、FPGAでは、コンフィグレーション・ファイルを復号化してから解凍します。

注: 暗号化と圧縮を20nm FPGAで同時に使用することはできません。

バウンダリー・スキャン・テスト (BST) またはSignal Tapロジック・アナライザーを使用して、FPGA内の機能データを解析してください。ただし、JTAGコンフィグレーションの実行は、改ざん防止ビットが設定されたキーを40nm、28nm、または20nm FPGAにプログラムした後ではできません。

Signal Tapロジック・アナライザーを使用する場合は、まず、暗号化されたコンフィグレーション・ファイルを持つデバイスのコンフィグレーションを行ってください。このとき使用するのは、PS、FPP、またはASコンフィグレーション手法です。デザインには、Signal Tapロジック・アナライザーのインスタンスが、少なくとも1つ含まれている必要があります。FPGAのコンフィグレーションをデザイン内のSignal Tapロジック・アナライザーのインスタンスを使用して行った後、 インテル® Quartus® Prime開発ソフトウェアでSignal Tapロジック・アナライザー・ウィンドウを開き、Scan Chainをクリックします。スキャンが完了すると、 Signal Tapロジック・アナライザーは、JTAGインターフェイスを使用したデータ収集の準備が整った状態になります。

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