AN 784: PCI Express* リファレンス・デザインを使用した インテル® Arria® 10 デバイスのパーシャル・リコンフィグレーション

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ID 683856
日付 11/06/2017
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ドキュメント目次
ドキュメント目次 x
1. PCI Express* リファレンス・デザインを使用した インテル® Arria® 10 デバイスのパーシャル・リコンフィグレーション 2. リファレンス・デザイン・ファイル
1. PCI Express* リファレンス・デザインを使用した インテル® Arria® 10 デバイスのパーシャル・リコンフィグレーション x
1.1. リファレンス・デザインの概要 1.2. 使用開始に際して 1.3. リファレンス・デザインのコンポーネント 1.4. リファレンス・デザインのコンパイル 1.5. リファレンス・デザインの検証 1.6. カスタムのペルソナを使用したリファレンス・デザインの拡張 1.7. 改訂履歴
1.1. リファレンス・デザインの概要 x
1.1.1. クロッキング・スキーム 1.1.2. メモリーアドレスのマッピング 1.1.3. フロアプランニング
1.2. 使用開始に際して x
1.2.1. ハードウェアおよびソフトウェア要件 1.2.2. インテル® Arria® 10 GX FPGA開発キットのインストール 1.2.3. Linuxドライバーのインストール 1.2.4. リファレンス・デザインの立ち上げ
1.3. リファレンス・デザインのコンポーネント x
1.3.1. BSP Top
1.3.1. BSP Top x
1.3.1.1. PCI Express* IPコア 1.3.1.2. インテル® Arria® 10 DDR4外部メモリー・インターフェイスのIPコア 1.3.1.3. デザイントップ
1.3.1.3. デザイントップ x
1.3.1.3.1. グローバル・リセット・ロジック 1.3.1.3.2. PRリージョンラッパー 1.3.1.3.3. インテル® Arria® 10 パーシャル・リコンフィグレーション・コントローラーIPコア 1.3.1.3.4. パーシャル・リコンフィグレーション・ロジック
1.5. リファレンス・デザインの検証 x
1.5.1. program_fpga_jtag 1.5.2. program_fpga_pcie example_host_uio
example_host_uio x
1.5.3.1. アプリケーション例のコンパイル 1.5.3.2. アプリケーション例を使用したデザインのプログラミング
1. PCI Express* リファレンス・デザインを使用した インテル® Arria® 10 デバイスのパーシャル・リコンフィグレーション
2. リファレンス・デザイン・ファイル

1.1.2. メモリーアドレスのマッピング

PCIe* IPコアは、BAR 2とBAR 4の2つのベース・アドレス・レジスター (BAR) を介してデザインコアに接続します。BAR 2とBAR 4は結果として、独自のAvalon-MMインターフェイスに接続します。

BAR 4は、Avalon-MMフリーズブリッジやPRリージョンに向けたPRリージョン・コントローラーなどのインターフェイス・コントロールに接続する他にも、最大8 kBのPRリージョンのメモリーにも直接接続します。PR IPコアやシステム記述ROMなどのドライバーがアクセスするコンポーネントは、BAR 2を使用します。次の表に、 PCIe* IPコアに向けたメモリー・アドレス・マッピングをリストします。
表 1.   PCIe* のメモリー・アドレス・マップ
ドメイン アドレスマップ Base End
BAR 2 System Description ROM 0x0000_0000 0x0000_0FFF
BAR 2 PR IP 0x0000_1000 0x0000_103F
BAR 4 PR Region 0x0000_0000 0x0000_FFFF
BAR 4 PR Region Controller 0x0001_0000 0x0001_000F
BAR 4 DDR4 Calibration Export 0x0001_0010 0x0001_001F

リファレンス・デザインは、外部メモリー・インターフェイスのIPコアによって提供されるDDR4キャリブレーションのステータスをエクスポートします。初期化時に、EMIF IPコアは、DDR4インターフェイスをリセットするためにトレーニングを実行します。EMIFは、キャリブレーション・フラグを使用して、このリセットの成否をレポートします。ホストは、DDR4がこのリセット・トレーニングに成功しなかった場合に必要なアクションを決定します。よって、このインターフェイスはホストへとエクスポートされます。

次の表に、外部メモリー・インターフェイスからPRリージョンへのメモリー・アドレス・マッピングをリストします。
表 2.  DDR4外部メモリー・インターフェイス (EMIF) のメモリー・アドレス・マップ
アドレスマップ Base End
DDR 0x0000_0000 0x7fff_ffff
PRロジックからAvalon-MMインターフェイスで2 GBの DDR4メモリースペースが使用可能です。
レベル 2 の表題