AN 784: PCI Express* リファレンス・デザインを使用した インテル® Arria® 10 デバイスのパーシャル・リコンフィグレーション

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ID 683856
日付 11/06/2017
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ドキュメント目次
ドキュメント目次 x
1. PCI Express* リファレンス・デザインを使用した インテル® Arria® 10 デバイスのパーシャル・リコンフィグレーション 2. リファレンス・デザイン・ファイル
1. PCI Express* リファレンス・デザインを使用した インテル® Arria® 10 デバイスのパーシャル・リコンフィグレーション x
1.1. リファレンス・デザインの概要 1.2. 使用開始に際して 1.3. リファレンス・デザインのコンポーネント 1.4. リファレンス・デザインのコンパイル 1.5. リファレンス・デザインの検証 1.6. カスタムのペルソナを使用したリファレンス・デザインの拡張 1.7. 改訂履歴
1.1. リファレンス・デザインの概要 x
1.1.1. クロッキング・スキーム 1.1.2. メモリーアドレスのマッピング 1.1.3. フロアプランニング
1.2. 使用開始に際して x
1.2.1. ハードウェアおよびソフトウェア要件 1.2.2. インテル® Arria® 10 GX FPGA開発キットのインストール 1.2.3. Linuxドライバーのインストール 1.2.4. リファレンス・デザインの立ち上げ
1.3. リファレンス・デザインのコンポーネント x
1.3.1. BSP Top
1.3.1. BSP Top x
1.3.1.1. PCI Express* IPコア 1.3.1.2. インテル® Arria® 10 DDR4外部メモリー・インターフェイスのIPコア 1.3.1.3. デザイントップ
1.3.1.3. デザイントップ x
1.3.1.3.1. グローバル・リセット・ロジック 1.3.1.3.2. PRリージョンラッパー 1.3.1.3.3. インテル® Arria® 10 パーシャル・リコンフィグレーション・コントローラーIPコア 1.3.1.3.4. パーシャル・リコンフィグレーション・ロジック
1.5. リファレンス・デザインの検証 x
1.5.1. program_fpga_jtag 1.5.2. program_fpga_pcie example_host_uio
example_host_uio x
1.5.3.1. アプリケーション例のコンパイル 1.5.3.2. アプリケーション例を使用したデザインのプログラミング
1. PCI Express* リファレンス・デザインを使用した インテル® Arria® 10 デバイスのパーシャル・リコンフィグレーション
2. リファレンス・デザイン・ファイル

1.3.1.3.3. インテル® Arria® 10 パーシャル・リコンフィグレーション・コントローラーIPコア

インテル® Arria® 10 パーシャル・リコンフィグレーション・コントローラーIPコアを使用して、PRリージョンへのフリーズリクエストを開始します。PRリージョンは、フリーズリクエストの確認応答ですべての動作を終了させます。フリーズブリッジは、PRリージョンへのAvalon-MMインターフェイスを停止し、パーシャル・リコンフィグレーション中にPRリージョンに向けて作成されたトランザクションに対し適切に応答します。PR完了時に、リージョン・コントローラーは停止リクエストを発行し、リージョンが確認応答し、適切に動作することを可能にします。このリファレンス・デザインで提供されるfpga-region-controllerプログラムはこれらの機能を実行します。

リファレンス・デザインは、パーシャル・リコンフィグレーション・リージョン・コントローラーIPコアを内部ホストとして動作するようにコンフィグレーションします。デザインは、Avalon-MMインターフェイスのインスタンスを介してこのIPコアを PCI Express* IPコアに接続します。このPR IPコアのクロック対データ比は1です。よって、PR IPコアは、暗号化または圧縮されたPRデータを処理できません。

次の表に、プリセット設定とは異なる PCI Express* IPコア用の インテル® Arria® 10 ハードIPのコンフィグレーション・フィールドをリストします。

パラメーター 値
Enable JTAG debug mode Disable
Enable Avalon-MM slave interface Enable
Input data width 32
レベル 2 の表題