F-Tile JESD204C インテル® FPGA IPユーザーガイド

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ID 691272
日付 4/26/2022
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ドキュメント目次
ドキュメント目次 x
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて 2. FタイルJESD204C Intel® FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. FタイルJESD204C Intel® FPGA IPを使用したデザイン 6. Intel® FPGA IPのパラメーター 7. インターフェイス信号 8. コントロールおよびステータスレジスター 9. FタイルJESD204C ユーザーガイド・アーカイブ 10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴
2. FタイルJESD204C Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. Intel® FPGA IPの機能 2.4. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラーとデスクランブラー
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック 3.1.3. システムPLL
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. FタイルJESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメーター化と生成 4.7. FタイルJESD204C IPデザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン x
5.1. 初期化をリセット 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF のサンプリング 5.5. 割り込みとエラー処理 5.6. マルチ・デバイの同期 5.7. 確定的レイテンシー 5.8. トランシーバー・ツールキット
5.1. 初期化をリセット x
5.1.1. FタイルJESD204C TXリセット・シーケンス 5.1.2. FタイルJESD204C リセット・シーケンス
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込みコンフィグレーション 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. 下半分のISRハンドラーを中断する
5.6. マルチ・デバイの同期 x
5.6.1. Subclass 1用のマルチデバイスDACアプリケーション 5.6.2. Subclass 1のマルチデバイスADCアプリケーション
5.7. 確定的レイテンシー x
5.7.1. RBDチューニングメカニズム
7. インターフェイス信号 x
7.1. トランスミッター信号 7.2. レシーバーのクロック信号
8. コントロールおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバ・レジスター
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて
2. FタイルJESD204C Intel® FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン
6. Intel® FPGA IPのパラメーター
7. インターフェイス信号
8. コントロールおよびステータスレジスター
9. FタイルJESD204C ユーザーガイド・アーカイブ
10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴

3.1. クロック

FタイルJESD204C IPは、リンククロック（リンク層）とフレームクロック（トランスポート層）で動作します。トランシーバーは、リンク・クロック・ドメインとシリアル・クロック・ドメインで動作します。

表 11.   FタイルJESD204C IPクロック
クロック信号 計算式 詳細

TX/RXデバイスクロック

j204c_pll_refclk

ライン・レート/66 clkクロックは、コントローラPLLへの入力クロックです。

TX RXリンク・クロック

j204c_txlink_clk

j204c_rxlink_clk

データ・レート/66 FタイルJESD204C IPのタイミング・リファレンス。リンククロックは、64B/66Bエンコーディング後の66ビットデータバスドメインアーキテクチャで動作するため、ラインレートを66で割った値になります。

TX/RXフレームクロック

j204c_txframe_clk

j204c_rxframe_clk

(Link clock frequency*FCLK_MULP) MHz JESD204C仕様に準拠したフレームクロック。フレームクロックは常にリンククロックの1倍または2倍です。

TX/RX Avalon® メモリマッピングクロック

j204c_tx_avs_clk

j204c_rx_avs_clk

— Avalon® メモリーマップド・インターフェイスを介したFタイルJESD204C IPコントロールおよびステータスレジスターの設定クロック。このクロックは、他のすべてのクロックと非同期です。このクロックの周波数範囲は75〜125MHzです。

TX PHYクロック

j204c_phy_clk

データ・レート/64

TXパスのトランシーバー・パラレル・クロックから内部的に生成されたPHYクロック。
トランシーバー・リコンフィグレーション・クロック

reconfig_xcvr_clk

— トランシーバー・リコンフィグレーション・クロック。このクロックの周波数範囲は100MHzです。
システムPLLクロック

sysclk

システムPLLクロック周波数>=ネイティブクロック周波数 F-TileシステムのPLLクロック周波数はユーザー定義です。システムのPLLクロック周波数は、ネイティブクロック周波数以上です。

セクションの内容
デバイスクロック
フレームクロックとリンククロック
システムPLL

レベル 2 の表題