F-Tile JESD204C インテル® FPGA IPユーザーガイド

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ID 691272
日付 4/26/2022
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ドキュメント目次
ドキュメント目次 x
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて 2. FタイルJESD204C Intel® FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. FタイルJESD204C Intel® FPGA IPを使用したデザイン 6. Intel® FPGA IPのパラメーター 7. インターフェイス信号 8. コントロールおよびステータスレジスター 9. FタイルJESD204C ユーザーガイド・アーカイブ 10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴
2. FタイルJESD204C Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. Intel® FPGA IPの機能 2.4. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラーとデスクランブラー
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック 3.1.3. システムPLL
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. FタイルJESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメーター化と生成 4.7. FタイルJESD204C IPデザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン x
5.1. 初期化をリセット 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF のサンプリング 5.5. 割り込みとエラー処理 5.6. マルチ・デバイの同期 5.7. 確定的レイテンシー 5.8. トランシーバー・ツールキット
5.1. 初期化をリセット x
5.1.1. FタイルJESD204C TXリセット・シーケンス 5.1.2. FタイルJESD204C リセット・シーケンス
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込みコンフィグレーション 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. 下半分のISRハンドラーを中断する
5.6. マルチ・デバイの同期 x
5.6.1. Subclass 1用のマルチデバイスDACアプリケーション 5.6.2. Subclass 1のマルチデバイスADCアプリケーション
5.7. 確定的レイテンシー x
5.7.1. RBDチューニングメカニズム
7. インターフェイス信号 x
7.1. トランスミッター信号 7.2. レシーバーのクロック信号
8. コントロールおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバ・レジスター
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて
2. FタイルJESD204C Intel® FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン
6. Intel® FPGA IPのパラメーター
7. インターフェイス信号
8. コントロールおよびステータスレジスター
9. FタイルJESD204C ユーザーガイド・アーカイブ
10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴

5.1.1. FタイルJESD204C TXリセット・シーケンス

図 8.  FタイルJESD204C TXリセット・シーケンス

以下の説明は図 8に対応します。

  1. ユーザーロジックは、FタイルJESD204C IPとコンフィグレーション・リセットをIP TX、j204c_tx_avs_rst_n = 0、j204c_tx_rst_n = 0、およびreconfig_xcvr_reset = 1にアサートします。
    注: j204c_tx_avs_rst_n と reconfig_xcvr_resetをアサートする場合、j204c_tx_rst_nは同様にアサートする必要があります。j204c_tx_avs_rst_nおよびreconfig_xcvr_resetをアサートせずに、j204c_tx_rst_nをアサートすることを選択できます。
  2. ユーザーロジックは、j204c_tx_avs_rst_nとreconfig_xcvr_resetをディアサートし、PHYとIPのコンフィグレーションを実行します。 同時に、IOPLLがロックするのを待ちます。
  3. 関連するすべてのPHYチャネルが完全にリセットされた後、IPコアはj204c_tx_rst_ack_nをユーザーロジックにアサートします。関連するチャネルが適切なリセット状態にあることを知っているので、ユーザーロジックは可能な場合にIPコアへのリセットを解放できます（j204c_tx_rst_n = 1）。j204c_tx_rst_n = 1をディアサートするためのインジケーターとしてj204c_tx_rst_ack_nを使用します。
  4. ユーザーロジックはIPリセット（j204c_tx_rst_n = 1）をディアサートします。
  5. IPはj204c_tx_avst_ready =1をアサートします。FタイルJESD204C TXIPコアは動作可能です。
  6. MACとPHYのリセットが必要なときはいつでも、待つ必要があります j204c_tx_rst_ack_n =1.のアサーション j204c_tx_rst_n = 0は、IPコアのMACとPHYをリセットします。
  7. IPコアはj204c_tx_rst_ack_n = 0を「アサートし、リセット・シーケンスが完了したことを示します。
レベル 2 の表題