F-Tile JESD204C インテル® FPGA IPユーザーガイド

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ID 691272
日付 4/26/2022
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ドキュメント目次
ドキュメント目次 x
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて 2. FタイルJESD204C Intel® FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. FタイルJESD204C Intel® FPGA IPを使用したデザイン 6. Intel® FPGA IPのパラメーター 7. インターフェイス信号 8. コントロールおよびステータスレジスター 9. FタイルJESD204C ユーザーガイド・アーカイブ 10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴
2. FタイルJESD204C Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. Intel® FPGA IPの機能 2.4. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラーとデスクランブラー
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック 3.1.3. システムPLL
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. FタイルJESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメーター化と生成 4.7. FタイルJESD204C IPデザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン x
5.1. 初期化をリセット 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF のサンプリング 5.5. 割り込みとエラー処理 5.6. マルチ・デバイの同期 5.7. 確定的レイテンシー 5.8. トランシーバー・ツールキット
5.1. 初期化をリセット x
5.1.1. FタイルJESD204C TXリセット・シーケンス 5.1.2. FタイルJESD204C リセット・シーケンス
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込みコンフィグレーション 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. 下半分のISRハンドラーを中断する
5.6. マルチ・デバイの同期 x
5.6.1. Subclass 1用のマルチデバイスDACアプリケーション 5.6.2. Subclass 1のマルチデバイスADCアプリケーション
5.7. 確定的レイテンシー x
5.7.1. RBDチューニングメカニズム
7. インターフェイス信号 x
7.1. トランスミッター信号 7.2. レシーバーのクロック信号
8. コントロールおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバ・レジスター
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて
2. FタイルJESD204C Intel® FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン
6. Intel® FPGA IPのパラメーター
7. インターフェイス信号
8. コントロールおよびステータスレジスター
9. FタイルJESD204C ユーザーガイド・アーカイブ
10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴

6. Intel® FPGA IPのパラメーター

表 18.   Intel® FPGA IPのパラメーター
パラメーター 値 説明
Mainタブ
Device family インテル® Agilex™ Fタイルデバイス
JESD204C wrapper
  • ベースとPHYの両方
 単一のラッパーをサポートします。
  • ベースとPHYの両方-ベース（データリンク層とトランスポート層）とトランシーバーPHY層（ハードPMA）の両方を生成します。
Data path
  • レシーバー
  • トランスミッター
  • デュプレックス
 動作モードを選択します。この選択により、受信機と送信機のサポートロジックが有効または無効になります。
  • レシーバー-レシーバーをインスタンス化してADCに接続します。
  • トランスミッター-トランスミッターをインスタンス化してDACに接続します。
  • デュプレックス-受信機と送信機をインスタンス化して、ADCとDACの両方に接続します。

JESD204C Subclass

  • 0
  • 1
 FタイルJESD204C サブクラス・モードを選択します。
  • 0-Subclass 0を設定します。
  • 1-Subclass 1を設定します。

Data rate

5.0～32 Gbps 各レーンのレーンレートを設定します。最大レートは32Gbpsです。詳細についてはパフォーマンスとリソース使用率を参照します。

Transceiver type

Fタイルデバイス デフォルトのオプションはFタイルです。
Bonding mode
  • 結合
  • 非結合
 ボンディング・モードを設定します。
  • 結合-送信機データパスのレーン間スキューを最小限に抑えるには、このオプションを選択します。
  • 非結合-送信機データパスのレーン間スキュー制御を無効にするには、このオプションを選択します。
注: IPは、デバイスファミリと設定したレーン数に基づいて、ボンディングタイプを自動的に設定します。

PLL/CDR reference clock frequency

変数 PLLおよび/またはCDRのトランシーバー基準クロック周波数を設定します。選択できる周波数範囲は、データレートによって異なります。
System PLL frequency 変数 タイルで使用されるシステムPLLクロック周波数を指定します。
注: インテル® Agilex™ F-トランシーバータイルを備えたデバイスの場合、システムPLLはFタイルJESD204C Intel® FPGA IPの外部にあります。このオプションを使用して、生成されたSDC制約ファイルにシステムPLLクロック周波数を設定します。この設定は、システムPLLの周波数に直接影響しません。
Enable PMA Avalon® メモリーマップド・インターフェイス オン、オフ PMAレジスターにアクセスする Avalon® メモリーマップド・インターフェイスを有効にします。デフォルト値は オンです。
Enable debug endpoint for PMA Avalon® メモリーマップド・インターフェイス オン、オフ このパラメーターをオンにすると、FタイルJESD204C Intel® FPGA IPに埋め込みNative PHY Debug Master Endpointが含まれます。Native PHY Debug Master Endpointでは、 Avalon® スレーブ・インターフェイスに内部接続して、ダイナミック・リコンフィグレーションを行います。Native PHY Debug Master Endpointでは、トランシーバーのリコンフィグレーション空間にアクセスし、特定のテストおよびJTAG経由のデバッグ機能をSystem Consoleを使用して実行します。
JESD204C Configurationsタブ

Lanes per converter device (L)

1–16 シンボルあたりのビット数を設定します。

Converters per device (M)

1–32 シンボルあたりのビット数を設定します。

Octets per frame (F)

1–256 フレームあたりのオクテット数は、F = M * N'* S /（8 * L）から導き出されます。

Converter resolution (N)

1–32 シンボルあたりのビット数を設定します。

Transmitted bits per sample (N')

4–32 サンプルあたりの送信ビット数を設定します（ニブルグループのJESD204ワードサイズ）。
注: パラメーターCFが0（制御ワードなし）に等しい場合、パラメーターN'はパラメーターNとパラメーターCS（N'≥N+ CS）の合計以上である必要があります。それ以外の場合、パラメーターN'はパラメーターN（N'≥N）以上である必要があります。

Samples per converter per frame (S)

1–32 フレームごとのコンバーターごとに送信されるサンプルの数を設定します。

Multiblocks in an extended multiblock (E)

1–32 拡張マルチブロック内のマルチブロック数を設定します。

コントロール・ビット

 0–3 CSは、変換サンプルあたりの制御ビット数です。

Control words (CF)

0–31 リンクごとのフレームクロック周期ごとの制御ワード数を設定します。

High-density user data format (HD)

0–1 このオプションをオンにすると、データ形式が設定されます。このパラメーターは、サンプルをより多くのレーンに分割できるかどうかを制御します。
  • 1 （オン）-高密度フォーマット
  • 0 （オフ）-データはレーン境界を越えてはなりません
Sync header configuration (SH_CONFIG)
  • CRC-12
  • スタンドアロン・コマンド・チャネル
 同期ヘッダー（SH）エンコーディングコンフィグレーションを設定します。
  • CRC-12-同期ワードにエラー検出情報を含めるため。
  • スタンドアロン・コマンド・チャネル-同期ワードに送信コマンドとステータス情報を含めるため。
Frame clock frequency multiplier (FCLK_MULP) 1、2 フレームクロック周波数マルチプライヤ（FCLK）を選択します。デフォルトの推奨値は1です。
  • 1-フレームクロックとリンククロックは同じ周波数です。
  • 2-フレームクロック周波数は、リンククロック周波数の2倍です。
Frame data width multiplier (WIDTH_MULP) 1, 2, 4, 8 アプリケーション層とトランスポート層の間のデータ幅乗数を選択します。
注: 乗数の値は、M、N、S、およびFのコンフィグレーションに基づいて自動計算されます。リストから最小のデータ幅乗数値を選択します。他のデータ幅乗数値は許可されていません。
Enable fabric to tile TX data pipestage (Transmitter) オン、オフ TXデータパスのパイプラインステージを有効にして、タイミングを改善します。オンにするには、追加のリソースが必要です。
  • オフ-パイプラインステージを挿入しないでください。最小遅延。
  • オン-1つのパイプラインステージを挿入します。
注: 高いデータレートの場合、 インテル タイミングを改善するために、パイプラインステージを有効にすることをお勧めします。
TX LEMC offset (Transmitter) 0–255 最大SYSREFを指定します。デフォルト値は0です。
EMB error threshold (Receiver) 1–8 EMBFSMのロックを解除して初期化状態に戻すためのEMBエラーしきい値。デフォルト値は8です。
SH error threshold (Receiver) 1–16 ヘッダーエラーしきい値を同期して、SHFSMのロックを解除して初期化状態に戻します。デフォルト値は16です。
RX LEMC offset (Receiver) 0–255 最大SYSREFを指定します。デフォルト値は0です。
RBD offset (Receiver) 0–1023 Subclass 1で使用するためのElasticバッファリリースポイント（LEMCへの参照）。デフォルト値は0です。

1つの完全なLEMC、N番号は、デスキューアライメントが達成されたときに弾性バッファー内のデータを解放するための（LEMC – N）サイクルを意味します。
Enable ECC in M20K DCFIFO (Receiver) ON、OFF M20KがFIFOとして使用されている場合は、オンにしてECC機能を有効にします。
Lane polarity attribute (Receiver)
  • 最適化する
  • 書き込み可能
 レーン極性属性を読み出し専用（RO）にするか、読み出しと書き込み（RW）にするかを選択します。
  • 離れて最適化-属性を読み出し専用にするには、このオプションを選択します。
  • 書き込み可能-このオプションを選択すると、属性の読み出しと書き込みが可能になります。

RXにのみ適用されます。
Enable lane polarity detection (Receiver) 16'h0–16'hFFFF 各レーンの極性イネーブルステータスを表すビットを指定します。たとえば、LSBはレーン0を表し、LSB + 1はレーン1を表し、MSBはレーン15を表します。

この値は、指定するレーンの数によって異なります。
Polarity inversion (Receiver) 16'h0–16'hFFFF 各レーンの極性反転状態を表すビットを指定します。たとえば、LSBはレーン0を表し、LSB + 1はレーン1を表し、MSBはレーン15を表します。

この値は、指定するレーンの数によって異なります。
Single lane mode (Receiver) オン、オフ 同期ヘッダーコンフィグレーションパラメーターをスタンドアロン・コマンド・チャネルに設定した場合にのみオンにします。
Configurations and Status Registersタブ

Enable CSR optimization

オン、オフ

オンにすると、 Avalon® メモリーマップド・インターフェイスを含む次のようなレジスターの使用が最適化されます。

レベル 2 の表題