F-Tile JESD204C インテル® FPGA IPユーザーガイド

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ID 691272
日付 4/26/2022
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ドキュメント目次
ドキュメント目次 x
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて 2. FタイルJESD204C Intel® FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. FタイルJESD204C Intel® FPGA IPを使用したデザイン 6. Intel® FPGA IPのパラメーター 7. インターフェイス信号 8. コントロールおよびステータスレジスター 9. FタイルJESD204C ユーザーガイド・アーカイブ 10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴
2. FタイルJESD204C Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. Intel® FPGA IPの機能 2.4. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラーとデスクランブラー
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック 3.1.3. システムPLL
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. FタイルJESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメーター化と生成 4.7. FタイルJESD204C IPデザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン x
5.1. 初期化をリセット 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF のサンプリング 5.5. 割り込みとエラー処理 5.6. マルチ・デバイの同期 5.7. 確定的レイテンシー 5.8. トランシーバー・ツールキット
5.1. 初期化をリセット x
5.1.1. FタイルJESD204C TXリセット・シーケンス 5.1.2. FタイルJESD204C リセット・シーケンス
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込みコンフィグレーション 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. 下半分のISRハンドラーを中断する
5.6. マルチ・デバイの同期 x
5.6.1. Subclass 1用のマルチデバイスDACアプリケーション 5.6.2. Subclass 1のマルチデバイスADCアプリケーション
5.7. 確定的レイテンシー x
5.7.1. RBDチューニングメカニズム
7. インターフェイス信号 x
7.1. トランスミッター信号 7.2. レシーバーのクロック信号
8. コントロールおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバ・レジスター
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて
2. FタイルJESD204C Intel® FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン
6. Intel® FPGA IPのパラメーター
7. インターフェイス信号
8. コントロールおよびステータスレジスター
9. FタイルJESD204C ユーザーガイド・アーカイブ
10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴

10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴

ドキュメント・バージョン インテル® Quartus® Primeのバージョン IPのバージョン 変更内容
2022.04.26 21.4 1.0.0
  • 図：FCLK_MULP=2の場合のj204c_txfclk_ctrlのタイミング図の例を追加。
  • 表：トップレベルのトランスミッタIPコア信号を更新。
  • 表：トップレベルのレシーバーIPコア信号を更新。
2021.12.13 21.4 1.0.0
  • トピック：
    • マルチデバイス同期
    • Subclass 1用のマルチデバイスDACアプリケーション
    • Subclass 1のマルチデバイスADCアプリケーション
    • RBDチューニングメカニズム
    • トランシーバー・ツールキット
    を追加
  • テーブル：頭字語リストを追加。
  • 表：関連文書を更新。
  • 表： FタイルJESD204C Intel® FPGA IP パラメーター：
    • 新しいパラメーターを追加—Enable debug endpoint for PMA Avalon® メモリーマップド・インターフェイス
  • 次の図
    • FタイルJESD204C デュプレックス機能ブロック図
    • FタイルJESD204C RXのみの機能ブロック図
    を更新。
  • の説明と図を更新しました FタイルJESD204C TXリセット・シーケンスを更新。
  • 図 FタイルJESD204C RXリセット・シーケンスを更新。
  • ストリーミング・インターフェイスIPステータス信号の表で、avalon_st_rx_pfc_status_data[] の説明を更新。
  • reconfig_xcvr_resetに関する情報を追加。次の表：
    • トップレベルのトランスミッタIPコア信号
    • トップレベルのレシーバーIPコア信号
    を追加。
  • xcvr_pll_lockedおよびトップレベルのトランスミッタIPコア信号を削除。
  • 決定論的レイテンシーを更新。
2021.10.11 21.3 1.0.0 初版。
レベル 2 の表題