F-Tile JESD204C インテル® FPGA IPユーザーガイド

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ID 691272
日付 4/26/2022
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ドキュメント目次
ドキュメント目次 x
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて 2. FタイルJESD204C Intel® FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. FタイルJESD204C Intel® FPGA IPを使用したデザイン 6. Intel® FPGA IPのパラメーター 7. インターフェイス信号 8. コントロールおよびステータスレジスター 9. FタイルJESD204C ユーザーガイド・アーカイブ 10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴
2. FタイルJESD204C Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. Intel® FPGA IPの機能 2.4. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラーとデスクランブラー
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック 3.1.3. システムPLL
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. FタイルJESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメーター化と生成 4.7. FタイルJESD204C IPデザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン x
5.1. 初期化をリセット 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF のサンプリング 5.5. 割り込みとエラー処理 5.6. マルチ・デバイの同期 5.7. 確定的レイテンシー 5.8. トランシーバー・ツールキット
5.1. 初期化をリセット x
5.1.1. FタイルJESD204C TXリセット・シーケンス 5.1.2. FタイルJESD204C リセット・シーケンス
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込みコンフィグレーション 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. 下半分のISRハンドラーを中断する
5.6. マルチ・デバイの同期 x
5.6.1. Subclass 1用のマルチデバイスDACアプリケーション 5.6.2. Subclass 1のマルチデバイスADCアプリケーション
5.7. 確定的レイテンシー x
5.7.1. RBDチューニングメカニズム
7. インターフェイス信号 x
7.1. トランスミッター信号 7.2. レシーバーのクロック信号
8. コントロールおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバ・レジスター
1. FタイルJESD204C Intel® FPGA IPユーザーガイドについて
2. FタイルJESD204C Intel® FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. FタイルJESD204C Intel® FPGA IPを使用したデザイン
6. Intel® FPGA IPのパラメーター
7. インターフェイス信号
8. コントロールおよびステータスレジスター
9. FタイルJESD204C ユーザーガイド・アーカイブ
10. FタイルJESD204C インテル FPGA IPユーザーガイドの改訂履歴

5.1. 初期化をリセット

FタイルJESD204C ベースコアとトランスポート層では、IPとトランシーバーのさまざまなリセットが必要です。コア内のすべてのリセットは非同期でアサートし、同期でデアサートします。
表 15.   FタイルJESD204C IPリセット
リセット信号 クロック・ドメイン 説明

j204c_tx_rst_n

j204c_rx_rst_n

非同期 これらの信号をアサートすると、IP内のすべてのロジック（MAC、TL、FIFO）がリセットされます。

j204c_tx_avs_rst_n

j204c_rx_avs_rst_n

TX/RX Avalon® CSRのメモリマッピングリセット

（（j204c_tx_avs_clk/j204c_rx_avs_clk）。

  • このリセットは コンフィグレーションおよびステータス・レジスター（CSR）ブロックでコンフィグレーションされる Avalon® メモリー・マッピング・スレーブ・インターフェイスのためのものです。
  • このリセットがディアサートされた後、コンフィグレーション・フェーズが開始されます。デフォルト以外の値が必要な場合は、CSRレジスター値をプログラムできます。

j204c_tx_rst_ack_n

j204c_rx_rst_ack_n

非同期 これらの信号は、 j204c_tx_rst_n と j204c_rx_rst_nを認めて、リセット・シーケンスの完了は、これらの信号のアサートによって示されます。
reconfig_xcvr_reset 非同期

トランシーバー・リコンフィグレーション・クロック。

アクティブHigh信号。デュプレックス・モードでは、TXとRXの両方が同じリコンフィグレーション・ピンを共有します。

インテルは、この信号をtx_avs_rst_nに結び付けることをお勧めします 。


セクションの内容
FタイルJESD204C TXリセット・シーケンス
FタイルJESD204C リセット・シーケンス

レベル 2 の表題