インテル® Stratix® 10デバイスファミリー・ピン接続ガイドライン

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ID 683028
日付 12/23/2020
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ドキュメント目次
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インテル® Stratix® 10デバイスファミリー・ピン接続ガイドライン
インテル® Stratix® 10デバイスファミリー・ピン接続ガイドライン x
インテル® Stratix® 10 コアピン インテル® Stratix® 10高帯域幅メモリー (HBM) ピン HタイルおよびLタイルピン インテル® Stratix® 10 Eタイルピン インテル® Stratix® 10 Pタイルピン インテル® Stratix® 10ハード・プロセッサー・システム (HPS) ピン インテル® Stratix® 10デバイスの電源共有ガイドライン インテル® Stratix® 10デバイスファミリー・ピン接続ガイドラインの改訂履歴
インテル® Stratix® 10 コアピン x
クロックおよびPLLピン 専用コンフィグレーション/JTAGピン オプション/兼用コンフィグレーション・ピン 3V互換I/Oピン 3.3V I/Oピン 差動I/Oピン 外部メモリー・インターフェイス・ピン 電圧センサーピン 温度センサーピン リファレンス・ピン 接続しないピンおよび使用禁止 (DNU) ピン 電源供給ピン セキュア・デバイス・マネージャー (SDM) ピン セキュア・デバイス・マネージャー (SDM) のオプションの信号ピン インテル® Stratix® 10コアピンの注意事項
インテル® Stratix® 10高帯域幅メモリー (HBM) ピン x
UIBおよびeSRAMピン インテル® Stratix® 10 HBM電源供給ピン インテル® Stratix® 10 HBMピンの注意事項
HタイルおよびLタイルピン x
HタイルおよびLタイルピン
インテル® Stratix® 10 Eタイルピン x
インテル® Stratix® 10 Eタイルピン インテル® Stratix® 10 Eタイルピンの注意事項
インテル® Stratix® 10 Pタイルピン x
インテル® Stratix® 10 Pタイル電源供給ピン インテル® Stratix® 10 Pタイル・トランシーバー・ピン
インテル® Stratix® 10ハード・プロセッサー・システム (HPS) ピン x
HPS供給ピン HPSオシレーター・クロック入力ピン HPS JTAGピン HPS GPIOピン HPS SDMMCピン HPS NANDピン HPS USBピン HPS EMACピン HPS I2C_EMACおよびMDIOピン HPS I2Cピン HPS SPIピン HPS UARTピン HPS Traceピン インテル® Stratix® 10 HPSピンの注意事項
インテル® Stratix® 10デバイスの電源共有ガイドライン x
例1: インテル® Stratix® 10 GX 例2: インテル® Stratix® 10 GX 例3: インテル® Stratix® 10 GX (HF35パッケージのみ) 例4: インテル® Stratix® 10 GX (HF35パッケージのみ) 例5: インテル® Stratix® 10 SX (–1V、–2V、および –3V部品) 例6: インテル® Stratix® 10 SX (–2Lおよび –3X部品) 例7: インテル® Stratix® 10 SX (–1V、–2V、および –3V部品) 例8: インテル® Stratix® 10 SX (–2Lおよび –3X部品) 例9: インテル® Stratix® 10 SX (–1V、–2V、および –3V部品) (HF35パッケージのみ) 例10: インテル® Stratix® 10 SX (–2Lおよび –3X部品) (HF35パッケージのみ) 例11: インテル® Stratix® 10 SX (–1V、–2V、および –3V部品) (HF35パッケージのみ) 例12: インテル® Stratix® 10 SX (–2Lおよび –3X部品) (HF35パッケージのみ) 例13: インテル® Stratix® 10 MX (–1V、–2V、および –3V部品) 例14: インテル® Stratix® 10 MX (–1V、–2V、および –3V部品) 例15: インテル® Stratix® 10 MX (Eタイル) 例16: インテル® Stratix® 10 TX (–1V、–2V、および –3V部品) 例17: インテル® Stratix® 10 TX (–2Lおよび –3X部品) 例18: インテル® Stratix® 10 DX (–1V、–2V、および –3V部品) 例19: インテル® Stratix® 10 GX 10M 例20: インテル® Stratix® 10 GX 10M
インテル® Stratix® 10デバイスファミリー・ピン接続ガイドライン

クロックおよびPLLピン

注: インテルでは、 インテル® Quartus® Primeデザインを作成し、デバイスのI/Oアサインメントを入力し、デザインをコンパイルすることをお勧めしています。 インテル® Quartus® Prime開発ソフトウェアでは、I/Oアサインメントと配置のルールに従ってピン接続をチェックします。そのルールはデバイスごとに異なり、デバイスの集積度、パッケージ、I/Oアサインメント、電圧アサインメントのほか、本文書またはデバイス・ハンドブックに完全には記載されていない要因に基づきます。
表 1.  クロックおよびPLLピン
ピン名 ( インテル® Stratix® 10デバイス) ピン名 ( インテル® Stratix® 10 GX 10Mデバイス) ピンの機能 ピンの説明 接続ガイドライン

CLK_[2][A,B,C,F,G,H,I,J,K,L,M,N]_[0,1]p

CLK_[3][A,B,C,D,E,F,G,H,I,J,K,L]_[0,1]p

CLK_[2] [A,B,C,F,G,H,I,J,K,L,M,N]U[1,2]_[0,1]p

CLK_[3] [A,B,C,D,E,F,G,H,I,J,K,L]U[1,2]_[0,1]p

I/O、クロック入力

データ入力または出力に使用可能な専用高速クロック入力ピンです。差動入力OCT Rd、シングルエンド入力OCT Rt、およびシングルエンド出力OCT Rsがこれらのピンでサポートされています。

これらのピンは、専用クロックピンとして使用しない場合は、通常のI/Oピンとして使用できます。

 未使用のピンはGNDに接続するか、未接続のままにします。ピンが接続されていない場合は、 インテル® Quartus® Prime開発ソフトウェアのプログラマブル・オプションを使用して、これらのピンを内部バイアスします。これらのピンは、内部ウィークプルアップ抵抗をイネーブルした入力トライステートとして予約するか、またはGNDを駆動する出力として予約することができます。

CLK_[2][A,B,C,F,G,H,I,J,K,L,M,N]_[0,1]n

CLK_[3][A,B,C,D,E,F,G,H,I,J,K,L]_[0,1]n

CLK_[2] [A,B,C,F,G,H,I,J,K,L,M,N]U[1,2]_[0,1]n

CLK_[3] [A,B,C,D,E,F,G,H,I,J,K,L]U[1,2]_[0,1]n

I/O、クロック入力

PLL_[2][A,B,C,F,G,H,I,J,K,L,M,N]_FB[0]

PLL_[3][A,B,C,F,G,H,I,J,K,L]_FB[0]

PLL_[2] [A,B,C,F,G,H,I,J,K,L,M,N]U[1,2]_FB[0,1]

PLL_[3] [A,B,C,D,E,F,G,H,I,J,K,L]_U[1,2]_FB[0,1]

I/O、クロック

シングルエンド入力、シングルエンド出力、または外部フィードバック入力ピンとして使用可能な兼用I/Oピンです。

サポートされるピンの詳細については、デバイスのピンアウトファイルを参照してください。

 未使用のピンはGNDに接続します。ピンが接続されていない場合は、 インテル® Quartus® Prime開発ソフトウェアのプログラマブル・オプションを使用して、これらのピンを内部バイアスします。これらのピンは、内部ウィークプルアップ抵抗をイネーブルした入力トライステートとして予約するか、またはGNDを駆動する出力として予約することができます。

PLL_[2][A,B,C,F,G,H,I,J,K,L,M,N]_FBp

PLL_[3][A,B,C,F,G,H,I,J,K,L]_FBp

— I/O、クロック

差動I/O、または外部フィードバック入力ピンとして使用可能な兼用I/O ピンです。

サポートされるピンの詳細については、デバイスのピンアウト・ファイルを参照してください。

 未使用のピンは、GNDに接続するか未接続のままにします。ピンが接続されていない場合は、 インテル® Quartus® Prime開発ソフトウェアのプログラマブル・オプションを使用して、これらのピンを内部バイアスします。

PLL_[2][A,B,C,F,G,H,I,J,K,L,M,N]_FBn

PLL_[3][A,B,C,F,G,H,I,J,K,L]_FBn

— I/O、クロック

PLL_[2][A,B,C,F,G,H,I,J,K,L,M,N]_CLKOUT[0:1]

PLL_[3][A,B,C,F,G,H,I,J,K,L]_CLKOUT[0:1]

PLL_[2][A,B,C,F,G,H,I,J,K,L,M,N]_CLKOUT[0:1]p

PLL_[3][A,B,C,F,G,H,I,J,K,L]_CLKOUT[0:1]p

PLL_[2] [A,B,C,F,G,H,I,J,K,L,M,N]U[1,2]_CLKOUT[0:1]

PLL_[3] [A,B,C,D,E,F,G,H,I,J,K,L]_U[1,2]_CLKOUT[0:1]

PLL_[2][A,B,C,F,G,H,I,J,K,L,M,N]U[1,2]_CLKOUT[0:1]p

PLL_[2] [A,B,C,D,E,F,G,H,I,J,K,L]U[1,2]_CLKOUT[0:1]p 		I/O、クロック

2つのシングルエンド・クロック出力ピンまたは1つの差動クロック出力ペアとして使用可能なI/Oピンです。

サポートされるピンの詳細については、デバイスのピンアウトファイルを参照してください。

 未使用のピンはGNDに接続するか、未接続のままにします。ピンが接続されていない場合は、 インテル® Quartus® Prime開発ソフトウェアのプログラマブル・オプションを使用して、これらのピンを内部バイアスします。これらのピンは、内部ウィークプルアップ抵抗をイネーブルした入力トライステートとして予約するか、またはGNDを駆動する出力として予約することができます。

PLL_[2][A,B,C,F,G,H,I,J,K,L,M,N]_CLKOUT[0:1]n

PLL_[3][A,B,C,F,G,H,I,J,K,L]_CLKOUT[0:1]n

PLL_[2] [A,B,C,F,G,H,I,J,K,L,M,N]U[1,2]_CLKOUT[0:1]n

PLL_[3] [A,B,C,D,E,F,G,H,I,J,K,L]U[1,2]_CLKOUT[0:1]n

I/O、クロック
レベル 2 の表題