インテル® Stratix® 10デバイスファミリー・ピン接続ガイドライン

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ID 683028
日付 12/23/2020
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ドキュメント目次
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インテル® Stratix® 10デバイスファミリー・ピン接続ガイドライン
インテル® Stratix® 10デバイスファミリー・ピン接続ガイドライン x
インテル® Stratix® 10 コアピン インテル® Stratix® 10高帯域幅メモリー (HBM) ピン HタイルおよびLタイルピン インテル® Stratix® 10 Eタイルピン インテル® Stratix® 10 Pタイルピン インテル® Stratix® 10ハード・プロセッサー・システム (HPS) ピン インテル® Stratix® 10デバイスの電源共有ガイドライン インテル® Stratix® 10デバイスファミリー・ピン接続ガイドラインの改訂履歴
インテル® Stratix® 10 コアピン x
クロックおよびPLLピン 専用コンフィグレーション/JTAGピン オプション/兼用コンフィグレーション・ピン 3V互換I/Oピン 3.3V I/Oピン 差動I/Oピン 外部メモリー・インターフェイス・ピン 電圧センサーピン 温度センサーピン リファレンス・ピン 接続しないピンおよび使用禁止 (DNU) ピン 電源供給ピン セキュア・デバイス・マネージャー (SDM) ピン セキュア・デバイス・マネージャー (SDM) のオプションの信号ピン インテル® Stratix® 10コアピンの注意事項
インテル® Stratix® 10高帯域幅メモリー (HBM) ピン x
UIBおよびeSRAMピン インテル® Stratix® 10 HBM電源供給ピン インテル® Stratix® 10 HBMピンの注意事項
HタイルおよびLタイルピン x
HタイルおよびLタイルピン
インテル® Stratix® 10 Eタイルピン x
インテル® Stratix® 10 Eタイルピン インテル® Stratix® 10 Eタイルピンの注意事項
インテル® Stratix® 10 Pタイルピン x
インテル® Stratix® 10 Pタイル電源供給ピン インテル® Stratix® 10 Pタイル・トランシーバー・ピン
インテル® Stratix® 10ハード・プロセッサー・システム (HPS) ピン x
HPS供給ピン HPSオシレーター・クロック入力ピン HPS JTAGピン HPS GPIOピン HPS SDMMCピン HPS NANDピン HPS USBピン HPS EMACピン HPS I2C_EMACおよびMDIOピン HPS I2Cピン HPS SPIピン HPS UARTピン HPS Traceピン インテル® Stratix® 10 HPSピンの注意事項
インテル® Stratix® 10デバイスの電源共有ガイドライン x
例1: インテル® Stratix® 10 GX 例2: インテル® Stratix® 10 GX 例3: インテル® Stratix® 10 GX (HF35パッケージのみ) 例4: インテル® Stratix® 10 GX (HF35パッケージのみ) 例5: インテル® Stratix® 10 SX (–1V、–2V、および –3V部品) 例6: インテル® Stratix® 10 SX (–2Lおよび –3X部品) 例7: インテル® Stratix® 10 SX (–1V、–2V、および –3V部品) 例8: インテル® Stratix® 10 SX (–2Lおよび –3X部品) 例9: インテル® Stratix® 10 SX (–1V、–2V、および –3V部品) (HF35パッケージのみ) 例10: インテル® Stratix® 10 SX (–2Lおよび –3X部品) (HF35パッケージのみ) 例11: インテル® Stratix® 10 SX (–1V、–2V、および –3V部品) (HF35パッケージのみ) 例12: インテル® Stratix® 10 SX (–2Lおよび –3X部品) (HF35パッケージのみ) 例13: インテル® Stratix® 10 MX (–1V、–2V、および –3V部品) 例14: インテル® Stratix® 10 MX (–1V、–2V、および –3V部品) 例15: インテル® Stratix® 10 MX (Eタイル) 例16: インテル® Stratix® 10 TX (–1V、–2V、および –3V部品) 例17: インテル® Stratix® 10 TX (–2Lおよび –3X部品) 例18: インテル® Stratix® 10 DX (–1V、–2V、および –3V部品) 例19: インテル® Stratix® 10 GX 10M 例20: インテル® Stratix® 10 GX 10M
インテル® Stratix® 10デバイスファミリー・ピン接続ガイドライン

差動I/Oピン

注: インテルでは、 インテル® Quartus® Primeデザインを作成し、デバイスのI/Oアサインメントを入力し、デザインをコンパイルすることをお勧めしています。 インテル® Quartus® Prime開発ソフトウェアでは、I/Oアサインメントと配置のルールに従ってピン接続をチェックします。そのルールはデバイスごとに異なり、デバイスの集積度、パッケージ、I/Oアサインメント、電圧アサインメントのほか、本文書またはデバイス・ハンドブックに完全には記載されていない要因に基づきます。
表 6.  差動I/Oピン
注: I/Oピンは、パワーアップ時にウィークプルアップでトライステートになります。
ピン名 ( インテル® Stratix® 10デバイス) ピン名 ( インテル® Stratix® 10 GX 10Mデバイス) ピンの機能 ピンの説明 接続ガイドライン

LVDS[2][A,B,C,D,E, F,G,H,I,J,K,L,M,N]_[1:24][p,n]

LVDS[3][A,B,C,D,E,F,G,H,I,J,K,L,M,N]_[1:24][p,n]

LVDS[2][A,B,C,F,G,H,I,J,K,L,M,N]U[1,2]_[1:24][p,n] LVDS[3][A,B,C,D,E,F,G,H,I,J,K,L]U[1,2]_[1:24][p,n] I/O、RX/TXチャネル これらは、カラムI/Oバンク上の真のLVDSレシーバーおよびトランスミッター・チャネルです。各I/Oペアは、LVDSレシーバーまたはLVDSトランスミッターとしてコンフィグレーションできます。末尾が「p」のピンでは、差動チャネルの正の信号を伝えます。末尾が「n」のピンでは、差動チャネルの負の信号を伝えます。これらのピンは、差動信号に使用されていない場合はユーザーI/Oピンとして使用可能です。 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。

DIFF_3[A,D]_[1:24][p,n]

— I/O

これらのI/Oバンクは、GX 400 (1SG040)、SX 400 (1ST040)、およびTX 400 (1SX040) デバイスのHF35パッケージでのみ使用できます。これらのピンは、1.2V、1.25V、1.35V、1.5V、および1.8V I/O規格をサポートします。 LVDS、RSDS、およびミニLVDS I/O規格は、専用クロックピンでのみサポートされます。LVDS SERDESおよびEMIF機能は、これらのI/Oバンクではサポートされていません。

HF35パッケージのGX400 (1SG0400) およびSX 400 (1SX040) デバイスのバンク3Dには、最大30個のI/Oピンのみがあります。

 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。
レベル 2 の表題