インテル® Stratix® 10デバイスファミリー・ピン接続ガイドラインの改訂履歴

インテル® Stratix® 10デバイスファミリー・ピン接続ガイドライン

ダウンロード PDF

ID 683028

日付 12/23/2020

バージョン current

Public

インテル® Stratix® 10デバイスファミリー・ピン接続ガイドラインの改訂履歴

ドキュメント・バージョン	変更内容
2020.12.23	「パフォーマンスを向上させ、PCIe Gen 3ジッター仕様を満たすために、1MHzから100MHzの帯域幅に対して少なくとも30dBのアイソレーションを使用して、VCCR_GXBとVCCT_GXBを互いに分離します。」という文を次の表から削除しました。インテルStratix 10 GXの電源共有ガイドライン (トランシーバーのデータレート <= 15Gbps) インテルStratix 10 GXの電源共有ガイドライン (HF35パッケージのみ) (トランシーバーのデータレート <= 15Gbps) インテルStratix 10 SXの電源共有ガイドライン (–1V、–2V、および –3V部品) (トランシーバーのデータレート <= 15Gbps) インテルStratix 10 SXの電源共有ガイドライン (–2Lおよび –3X部品) (トランシーバーのデータレート <= 15Gbps) インテルStratix 10 SXの電源共有ガイドライン (–1V、–2V、および –3V部品) (HF35パッケージのみ) (トランシーバーのデータレート <= 15Gbps) インテルStratix 10 SXの電源共有ガイドライン (–2Lおよび –3X部品) (HF35パッケージのみ) (トランシーバーのデータレート <= 15Gbps) インテルStratix 10 MXの電源共有ガイドライン (–1V、–2V、および –3V部品) (トランシーバーのデータレート <= 15Gbps) インテルStratix 10 MXの電源共有ガイドライン (Eタイル) (L/Hタイル・トランシーバーのデータレート <= 15Gbps) (10Gbps < Eタイル・トランシーバーのデータレート <= 57.8Gbps) インテルStratix 10 GX 10Mの電源共有ガイドライン (トランシーバーのデータレート <= 15Gbps) 注: この推奨事項をボードに実装し、デザインが適切に機能している場合は、ボードを作り直す必要はありません。
2020.12 14	HタイルおよびLタイルピンの表のピン名を `RREF_SPIAUX0` から `RREF_SIPAUX0` に修正しました。
2020.11 23	次の表の `VCCM_WORD_(BL,TL)` のレギュレーターの共有を共有から分離に更新しました。インテル® Stratix® 10 MXの電源共有ガイドラインの例 (Eタイル) (L/Hタイル・トランシーバーのデータレート <= 15Gbps) (10Gbps < Eタイル・トランシーバーのデータレート <= 57.8Gbps) インテル® Stratix® 10 DXの電源共有ガイドラインの例 (–1V、–2V、および –3V部品) (10Gbps < Pタイル・トランシーバーのデータレート <= 16Gbps) (10Gbps < Eタイル・トランシーバーのデータレート <= 57.8Gbps)
2020.10 23	HタイルおよびLタイルピンの表に `RREF_SPIAUX0` ピンを追加しました。 HPS供給ピンの表を更新しました。次の表のタイトルを更新しました。インテル® Stratix® 10 MXの電源共有ガイドライン (Eタイル) (トランシーバーのデータレート <= 57.8Gbps) からインテル® Stratix® 10 MXの電源共有ガイドライン (Eタイル) (L/Hタイル・トランシーバーのデータレート <= 15Gbps) (10Gbps < Eタイル・トランシーバーのデータレート <= 57.8Gbps) に更新しました。インテル® Stratix® 10 TXの電源共有ガイドライン (–1V、–2V、および –3V部品) (10Gbps < トランシーバーのデータレート <= 57.8Gbps) からインテル® Stratix® 10 TXの電源共有ガイドライン (–1V、–2V、および –3V部品) (15Gbps < Hタイル・トランシーバーのデータレート <= 28.3Gbps) (10Gbps < Eタイル・トランシーバーのデータレート <= 57.8Gbps) に更新しました。インテル® Stratix® 10 TXの電源共有ガイドライン (–2Lおよび –3X部品) (10Gbps < トランシーバーのデータレート <= 57.8Gbps) からインテル® Stratix® 10 TXの電源共有ガイドライン (–2Lおよび –3X部品) (15Gbps < Hタイル・トランシーバーのデータレート <= 28.3Gbps) (10Gbps < Eタイル・トランシーバーのデータレート <= 57.8Gbps) に更新しました。インテル® Stratix® 10 DXの電源共有ガイドライン (–1V、–2V、および –3V部品) (10Gbps < Pタイル・トランシーバーのデータレート <= 16Gbps) (10Gbps < Eタイル・トランシーバーのデータレート <= 57.8Gbps) からインテル® Stratix® 10 DXの電源共有ガイドライン (–1V、–2V、および –3V部品) (10Gbps < トランシーバーのデータレート <= 16Gbps) に更新しました。次の図のタイトルを更新しました。インテル® Stratix® 10 MXの電源共有ガイドラインの例 (Eタイル) (トランシーバーのデータレート <= 57.8Gbps) からインテル® Stratix® 10 MXの電源共有ガイドラインの例 (Eタイル) (L/Hタイル・トランシーバーのデータレート <= 15Gbps) (10Gbps < Eタイル・トランシーバーのデータレート <= 57.8Gbps) に更新しました。インテル® Stratix® 10 TXの電源共有ガイドラインの例 (–1V、–2V、および –3V部品) (10Gbps < トランシーバーのデータレート <= 57.8Gbps) からインテル® Stratix® 10 TXの電源共有ガイドラインの例 (–1V、–2V、および –3V部品) (15Gbps < Hタイル・トランシーバーのデータレート <= 28.3Gbps) (10Gbps < Eタイル・トランシーバーのデータレート <= 57.8Gbps) に更新しました。インテル® Stratix® 10 TXの電源共有ガイドラインの例 (–2Lおよび –3X部品) (10Gbps < トランシーバーのデータレート <= 57.8Gbps) からインテル® Stratix® 10 TXの電源共有ガイドラインの例 (–2Lおよび –3X部品) (15Gbps < Hタイル・トランシーバーのデータレート <= 28.3Gbps) (10Gbps < Eタイル・トランシーバーのデータレート <= 57.8Gbps) に更新しました。インテル® Stratix® 10 DXの電源共有ガイドラインの例 (–1V、–2V、および –3V部品) (10Gbps < トランシーバーのデータレート <= 16Gbps からインテル® Stratix® 10 DXの電源共有ガイドラインの例 (–1V、–2V、および –3V部品) (10Gbps < Pタイル・トランシーバーのデータレート <= 16Gbps) (10Gpbs < Eタイル・トランシーバーのデータレート <= 57.8Gbps) に更新しました。次の表の `VCCM_WORD_(BL,TL)` のレギュレーターの共有を共有から分離に更新しました。インテルStratix 10 MXの電源共有ガイドライン (–1V、–2V、および –3V部品) (トランシーバーのデータレート <= 15Gbps) インテルStratix 10 MXの電源共有ガイドライン (–1V、–2V、および –3V部品) (15Gbps < トランシーバーのデータレート <= 28.3Gbps) 次の表の `VCCM_WORD_(BL,TL)` の注意事項を更新しました。インテルStratix 10 MXの電源共有ガイドライン (–1V、–2V、および –3V部品) (トランシーバーのデータレート <= 15Gbps) インテルStratix 10 MXの電源共有ガイドライン (–1V、–2V、および –3V部品) (15Gbps < トランシーバーのデータレート <= 28.3Gbps) インテルStratix 10 MXの電源共有ガイドライン (Eタイル) (トランシーバーのデータレート <= 57.8Gbps) インテルStratix 10 DXの電源共有ガイドライン (–1V、–2V、および –3V部品) (10Gbps < トランシーバーのデータレート <= 16Gbps) 次の表の `VCCIO_SDM`、`VCCIO`、および `VCCIO3V` の注意事項を更新しました。インテルStratix 10 MXの電源共有ガイドライン (–1V、–2V、および –3V部品) (トランシーバーのデータレート <= 15Gbps) インテルStratix 10 MXの電源共有ガイドライン (–1V、–2V、および –3V部品) (15Gbps < トランシーバーのデータレート <= 28.3Gbps) インテルStratix 10 MXの電源共有ガイドライン (Eタイル) (トランシーバーのデータレート <= 57.8Gbps) インテルStratix 10 TXの電源共有ガイドライン (–1V、–2V、および –3V部品) (10Gbps < トランシーバーのデータレート <= 57.8Gbps) インテルStratix 10 TXの電源共有ガイドライン (–2Lおよび –3X部品) (10Gbps < トランシーバーのデータレート <= 57.8Gbps) インテルStratix 10 DXの電源共有ガイドライン (–1V、–2V、および –3V部品) (10Gbps < トランシーバーのデータレート <= 16Gbps) 次の図の `VCCIO` および `VCCIO3V` の注意事項を削除しました。インテルStratix 10 MXの電源共有ガイドラインの例 (–1V、–2V、および –3V部品) (トランシーバーのデータレート <= 15Gbps) インテルStratix 10 MXの電源共有ガイドラインの例 (–1V、–2V、および –3V部品) (15Gbps < トランシーバーのデータレート <= 28.3Gbps) インテルStratix 10 MXの電源共有ガイドラインの例 (Eタイル) (トランシーバーのデータレート <= 57.8Gbps) インテルStratix 10 TXの電源共有ガイドラインの例 (–1V、–2V、および –3V部品) (10Gbps < トランシーバーのデータレート <= 57.8Gbps) インテルStratix 10 TXの電源共有ガイドラインの例 (–2Lおよび –3X部品) (10Gbps < トランシーバーのデータレート <= 57.8Gbps)
2020.08 07	本文書から暫定のタグ付けを削除しました。インテル® Stratix® 10 GX 10Mピンを追加しました。次のインテル® Stratix® 10 GX 10Mデバイスの電源共有ガイドラインを追加しました。例19: インテル® Stratix® 10 GX 10Mの電源共有ガイドライン (トランシーバーのデータレート <= 15Gbps) 例20: インテル® Stratix® 10 GX 10Mの電源共有ガイドライン (15Gbps < トランシーバーのデータレート <= 28.3Gbps) 3V I/Oバンクに対応するトランシーバー・チャネルの物理マッピングの表を追加しました。インテル® Stratix® 10 Pタイルピンのセクションに注意事項を追加し、PCBのレーン反転および極性反転の詳細を含めました。 `IO3V[0,1,2,3,4,5,6,7]_[10,12,20,22]` ピンの説明を更新しました。 `GXE(L8, R9)(A, B, C)_RX_CH[0:23][p,n]` ピンの接続ガイドラインを更新しました。 `REFCLK_GXE(L8,R9)(A,B,C)_CH[0:8][p,n]` ピンの説明および接続ガイドラインを更新しました。 `NC` ピンの接続ガイドラインを更新しました。 `U[10, 11, 12,20, 21, 22]_P_IO_RESREF_0` ピンの接続ガイドラインを更新しました。 `SPIS1_MISO` および `SPIS1_SS0_N` ピンのグループ3の有効な割り当てを更新しました。次の図の注1を更新しました。図3: インテル® Stratix® 10 GXの電源共有ガイドラインの例 (HF35パッケージのみ) (トランシーバーのデータレート ≤ 15Gbps) 図4: インテル® Stratix® 10 GXの電源共有ガイドラインの例 (HF35パッケージのみ) (15Gbps < トランシーバーのデータレート ≤ 28.3Gbps) 次の図の注2を更新しました。図9: インテル® Stratix® 10 SXの電源共有ガイドラインの例 (–1V、–2V、および –3V部品) (HF35パッケージのみ) (トランシーバーのデータレート <= 15Gbps) 図10: インテル® Stratix® 10 SXの電源共有ガイドラインの例 (–2Lおよび –3X部品) (HF35パッケージのみ) (トランシーバーのデータレート <= 15Gbps) 図11: インテル® Stratix® 10 SXの電源共有ガイドラインの例 (–1V、–2V、および –3V部品) (HF35パッケージのみ) (15Gbps < トランシーバーのデータレート <= 28.3Gbps) 図12: インテル® Stratix® 10 SXの電源共有ガイドラインの例 (–2Lおよび –3X部品) (HF35パッケージのみ) (15Gbps < トランシーバーのデータレート <= 28.3Gbps)
2020.06 30	`TCK` ピンの接続ガイドラインを更新しました。 `nSTATUS` ピンの説明を更新しました。 `nCONFIG` ピンの接続ガイドラインを更新しました。 Direct to Factory Image 信号のAVST x8、x16、および x32コンフィグレーション・スキームをSDMのオプションの信号ピンの表内で更新しました。例13: インテル® Stratix® 10 MXの電源共有ガイドライン (–1V、–2V、および –3V部品) (トランシーバーのデータレート <= 15Gbps) を更新しました。例14: インテル® Stratix® 10 MXの電源共有ガイドライン (–1V、–2V、および –3V部品) (15Gbps < トランシーバーのデータレート <= 28.3Gbps) を更新しました。例15: インテル® Stratix® 10 MXの電源共有ガイドライン (Eタイル) (トランシーバーのデータレート <= 57.8Gbps) を更新しました。例16: インテル® Stratix® 10 TXの電源共有ガイドライン (–1V、–2V、および –3V部品) (10Gbps < トランシーバーのデータレート <= 57.8Gbps) を更新しました。例17: インテル® Stratix® 10 TXの電源共有ガイドライン (–2Lおよび –3X部品) (10Gbps < トランシーバーのデータレート <= 57.8Gbps) を更新しました。 SDMMC_CFGコンフィグレーション・ピンの機能と接続ガイドラインをセキュア・デバイス・マネージャー (SDM) ピンの表から削除しました。
2020.04 20	`DIFF_3[A,D]_[1:24][p,n]` ピンの説明および接続ガイドラインを追加しました。 `IO33_[5:0]_[7:0]` ピンの説明および接続ガイドラインを追加しました。 3V互換I/Oピンおよび差動I/OピンのセクションのI/Oピンに関する注意事項を追加しました。入力リファレンス・クロックのガイドラインを次のピンに追加しました。 `CLK_ESRAM_[0,1]p` `CLK_ESRAM_[0,1]n` `UIB_PLL_REF_CLK_[00,01]p` `UIB_PLL_REF_CLK_[00,01]n` `REFCLK_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_CH[B,T]p` `REFCLK_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_CH[B,T]n` `REFCLK_GXE(L8,R9)(A,B,C)_CH[0:8][p,n]` `VSIGP_[0,1]` および `VSIGN_[0,1]` ピンの接続ガイドラインを更新しました。 `PWRMGT_SCL`、`PWRMGT_SDA`、および `PWRMGT_ALERT` 信号ピンの接続ガイドラインを更新しました。 `REFCLK_GXE(L8,R9)(A,B,C)_CH[0:8][p,n]` ピンの接続ガイドラインを更新しました。 `U[10, 11, 12,20, 21, 22]_P_IO_RESREF_0` ピンの接続ガイドラインを更新しました。例3: インテル® Stratix® 10 GXの電源共有ガイドライン (HF35パッケージのみ) (トランシーバーのデータレート <= 15Gbps) を追加しました。例4: インテル® Stratix® 10 GXの電源共有ガイドライン (HF35パッケージのみ) (15Gbps < トランシーバーのデータレート <= 28.3Gbps) を追加しました。例9: インテル® Stratix® 10 SXの電源共有ガイドライン (–1V、–2V、および –3V部品) (HF35パッケージのみ) (トランシーバーのデータレート <= 15Gbps) を追加しました。例10: インテル® Stratix® 10 SXの電源共有ガイドライン (–2L、および –3X部品) (HF35パッケージのみ) (トランシーバーのデータレート <= 15Gbps) を追加しました。例11: インテル® Stratix® 10 SXの電源共有ガイドライン (–1V、–2V、および –3V部品) (HF35パッケージのみ) (15Gbps < トランシーバーのデータレート <= 28.3Gbps) を追加しました。例12: インテル® Stratix® 10 SXの電源共有ガイドラインの例 (–2Lおよび –3X部品) (HF35パッケージのみ) (15Gbps < トランシーバーのデータレート <= 28.3Gbps) を追加しました。例15: インテル® Stratix® 10 MXの電源共有ガイドライン (Eタイル) (トランシーバーのデータレート <= 57.8Gbps) を追加しました。例14: インテル® Stratix® 10 MXの電源共有ガイドライン (–1V、–2V、および –3V部品) (15Gbps < トランシーバーのデータレート <= 28.3Gbps) を更新しました。例16: インテル® Stratix® 10 TXの電源共有ガイドライン (–1V、–2V、および –3V部品) (10Gbps < トランシーバーのデータレート <= 57.8Gbps) を更新しました。例17: インテル® Stratix® 10 TXの電源共有ガイドライン (–2Lおよび –3X部品) (10Gbps < トランシーバーのデータレート <= 57.8Gbps) を更新しました。
2019.12 13	`UIB_PLL_REF_CLK_[00,01]p` および `UIB_PLL_REF_CLK_[00,01]n` ピンのジッター仕様を更新しました。
2019.12 11	`IO3V[0,1,2,3,4,5,6,7]_[10,12,20,22]` ピンの接続ガイドラインを更新しました。 `VCCIO3V` ピンの接続ガイドラインを更新しました。
2019.09 20	インテル® Stratix® 10 DXデバイスのサポートを追加しました。インテル® Stratix® 10 Pタイル電源供給ピンのセクションを追加しました。インテル® Stratix® 10 Pタイル・トランシーバー・ピンのセクションを追加しました。例11: インテル® Stratix® 10 DXの電源共有ガイドライン (–1V、–2V、および –3V部品) (10Gbps < トランシーバーのデータレート <= 16Gbps) を追加しました。
2019.07 01	次の注意事項を図2、5、6、8、9、および10に追加しました。データレートが17.4Gbps未満の場合、フェライト・ビーズ・フィルターを使用してVCCR_GXBを同じVCCT_GXBレギュレーターから供給し、VCCT_GXBをVCCT_GXBから分離することができます。 `IO3V[0,1,2,3,4,5,6,7]_[10,12,20,22]` ピンの接続ガイドラインを更新しました。 `REFCLK_GXE(L8,R9)(A,B,C)_CH[0:8]p` および `REFCLK_GXE(L8,R9)(A,B,C)_CH[0:8]n` ピンの接続ガイドラインを更新しました。 `SDM_IO` ピンのPWRMGT_SCL、PWRMGT_ALERT、およびPWRMGT_SDAピン機能の接続ガイドラインを更新しました。 `UIB_PLL_REF_CLK_[00,01]p` および `UIB_PLL_REF_CLK_[00,01]n` ピンの接続ガイドラインを更新しました。 `SDMMC_DATA3` ピンの接続ガイドラインを更新しました。 `GXE(L8, R9)(A, B, C)_RX_CH[0:23][p,n]` ピンの接続ガイドラインを更新しました。セキュア・デバイス・マネージャー (SDM) ピンのピン機能と接続ガイドラインを更新し、セキュア・デバイス・マネージャー (SDM) のオプションの信号ピンのセクションを追加しました。 `JTAG_TCK` ピンの説明および接続ガイドラインを更新しました。次の図でVCCIO_UIBを電源グループ3に更新しました。図7: インテル® Stratix® 10 MXの電源共有のガイドライン (–1V、–2V、および –3V部品) (トランシーバーのデータレート <= 15Gbps) 図8: インテル® Stratix® 10 MXの電源共有ガイドライン (–1V、–2V、および –3V部品) (15Gbps < トランシーバーのデータレート <= 28.3Gbps `VREFP_ADC` および `VREFN_ADC` ピンのサポートを削除しました。
2019.06 14	次の接続ガイドラインを更新し、`VCCL_HPS`、`VCCPLLDIG_HPS`、`VCCIO_HPS`、および `VCCPLL_HPS` 電源レールを削除しました。例7: インテル® Stratix® 10 MXの電源共有のガイドライン (–1V、–2V、および –3V部品) (トランシーバーのデータレート <= 15Gbps) 例8: インテル® Stratix® 10 MXの電源共有ガイドライン (–1V、–2V、および –3V部品) (15Gbps < トランシーバーのデータレート <= 28.3Gbps)
2019.01 31	注意事項を追加して、HタイルおよびEタイル・トランシーバーの参照をインテル® Stratix® 10 MXのピン接続ガイドラインのセクションに含めました。固定電圧 –2Lおよび –3Xデバイスの `VCC` および `VCCP` 電源に対する0.8Vのサポートを次の電源共有ガイドラインから削除しました。例1: インテル® Stratix® 10 GXの電源共有のガイドライン (トランシーバーのデータレート <= 15Gbps) 例2: インテル® Stratix® 10 GXの電源共有ガイドライン (15Gbps < トランシーバーのデータレート <= 28.3Gbps) 例4: インテル® Stratix® 10 SXの電源共有のガイドライン (–2Lおよび –3X部品) (トランシーバーのデータレート <= 15Gbps) 例6: インテル® Stratix® 10 SXの電源共有ガイドライン (–2Lおよび –3X部品) (15Gbps < トランシーバーのデータレート <= 28.3Gbps) 例10: インテル® Stratix® 10 TXの電源共有ガイドライン (–2Lおよび –3X部品) (10Gbps < トランシーバーのデータレート <= 57.8Gbps) 次の電源共有ガイドラインからVCCM_WORDおよびVCCIO_UIB電源を削除しました。図9: インテル® Stratix® 10 TXの電源共有ガイドライン (–1V、–2V、および –3V部品) (10Gbps < トランシーバーのデータレート <= 57.8Gbps) 図10: インテル® Stratix® 10 TXの電源共有ガイドライン (–2Lおよび –3X部品) (10Gbps < トランシーバーのデータレート <= 57.8Gbps)
2019.01 03	`VCCR_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N]` および `VCCT_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N]` ピンの接続ガイドラインを更新しました。次の電源共有ガイドラインの `VCCR_GXB[L,R]` および `VCCT_GXB[L,R]` の注意事項を更新しました。例1: インテル® Stratix® 10 GXの電源共有ガイドライン (トランシーバーのデータレート <= 15Gbps) 例2: インテル® Stratix® 10 GXの電源共有ガイドライン (15Gbps < トランシーバーのデータレート <= 28.3Gbps) 例3: インテル® Stratix® 10 SXの電源共有ガイドライン (–1V、–2V、および –3V部品) (トランシーバーのデータレート <= 15Gbps) 例4: インテル® Stratix® 10 SXの電源共有ガイドライン (–2Lおよび –3X部品) (トランシーバーのデータレート <= 15Gbps) 例5: インテル® Stratix® 10 SXの電源共有ガイドライン (–1V、–2V、および –3V部品) (15Gbps < トランシーバーのデータレート <= 28.3Gbps) 例6: インテル® Stratix® 10 SXの電源共有ガイドライン (–2Lおよび –3X部品) (15Gbps < トランシーバーのデータレート <= 28.3Gbps) 例7: インテル® Stratix® 10 MXの電源共有ガイドライン (–1V、–2V、および –3V部品) (トランシーバーのデータレート <= 15Gbps) 例8: インテル® Stratix® 10 MXの電源共有ガイドライン (–1V、–2V、および –3V部品) (15Gbps < トランシーバーのデータレート <= 28.3Gbps) 例9: インテル® Stratix® 10 TXの電源共有ガイドライン (–1V、–2V、および –3V部品) (10Gbps < トランシーバーのデータレート <= 57.8Gbps) 例10: インテル® Stratix® 10 TXの電源共有ガイドライン (–2Lおよび –3X部品) (10Gbps < トランシーバーのデータレート <= 57.8Gbps)
2018.12 14	Direct to Factory Imageピン機能を次のピンに追加しました。`SDM_IO0`、`SDM_IO10`、`SDM_IO11`、`SDM_IO12`、`SDM_IO13`、`SDM_IO14`、`SDM_IO15`、および `SDM_IO16`。 SEU_ERROR 、および CvP_CONFDONE ピン機能を次のピンに追加しました。`SDM_IO0`、`SDM_IO10`、`SDM_IO11`、`SDM_IO12`、`SDM_IO13`、`SDM_IO14`、`SDM_IO15`、および `SDM_IO16`。トランシーバー・ピンのセクションに `OSC_CLK_1` ピンへの参照を追加しました。 `OSC_CLK_1` ピンの説明および接続ガイドラインを更新しました。 `nCONFIG` ピンの接続ガイドラインを更新しました。 `nSTATUS` ピンの機能および接続ガイドラインを更新しました。 `IO3V[0,1,2,3,4,5,6,7]_[10,12,20,22]` ピンの説明および接続ガイドラインを更新しました。 `VCCFUSEWR_SDM` ピンの説明および接続ガイドラインを更新しました。次のピンの接続ガイドラインを更新しました。`VCCR_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N]`、 `VCCT_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N]`、および `VCCH_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]`。次のピンの接続ガイドラインを更新しました。`REFCLK_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_CH[B,T]p` および `REFCLK_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_CH[B,T]n`。次のピンのINIT_DONE機能のピンの説明を更新しました。`SDM_IO0`、`SDM_IO5`、および `SDM_IO16`。次のピンの接続ガイドラインを更新しました。`VCCRT_GXE(L2, L3, R1, R2, R3)` および `VCCRTPLL_GXE(L2, L3, R1, R2, R3)`。次のピンのHPS_COLD_nRESET機能の接続ガイドラインを更新しました。`SDM_IO0`、`SDM_IO10`、`SDM_IO11`、`SDM_IO12`、`SDM_IO13`、`SDM_IO14`、`SDM_IO15`、および `SDM_IO16`。次のピンの接続ガイドラインを更新しました。`CLK_ESRAM_[0,1]p` および `CLK_ESRAM_[0,1]n`。次の電源共有ガイドラインを更新しました。例7: インテル® Stratix® 10 MX (–1V、–2V、および –3V部品) 例8: インテル® Stratix® 10 MX (–1V、–2V、および –3V部品) 例9: インテル® Stratix® 10 TX (–1V、–2V、および –3V部品) 例10: インテル® Stratix® 10 TX (–2Lおよび –3X部品) 次の電源共有ガイドラインを削除しました。インテル® Stratix® 10 MX (–2Lおよび –3X部品) パルス幅変調 (PWM) モードのサポートを削除しました。 `SEU_ERROR` および `CvP_CONFDONE` ピンの注意事項をインテル® Stratix® 10 GXピン接続ガイドラインの注意事項から削除し、 `SEU_ERROR` および `CvP_CONFDONE` ピンの接続ガイドラインをそれぞれのSDMピン機能に追加しました。
2018.08.16	これらのピンが次のピンのHPSに使用できるという説明を追加しました。`TCK`、`TMS`、`TDO`、`TDI`、`JTAG_TCK`、`JTAG_TMS`、`JTAG_TDO`、および `JTAG_TDI`。注13をインテル® Stratix® 10 GXのピン接続ガイドラインの注意事項のセクションに追加しました。 HPS_COLD_nRESET機能を次のピンに追加しました。`SDM_IO0`、`SDM_IO10`、`SDM_IO11`、`SDM_IO12`、`SDM_IO13`、`SDM_IO14`、`SDM_IO15`、および `SDM_IO16`。トランシーバー・ピンのセクションに説明を追加して、`nPERST[L,R][0:2]` ピンへの参照としました。次のピンでPWRMGT_ALERTピン機能を追加しました。`SDM_IO0` および `SDM_IO12`。次のピンの接続ガイドラインを更新しました。`VCCR_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N]` および `VCCT_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N]`。 `VCCH_GXB[L,R]` のピン名を更新して `VCCH_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]` としました。次のピンの接続ガイドラインを更新しました。`GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_RX_CH[0:5]p`、`GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_REFCLK[0:5]p`、`GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_RX_CH[0:5]n`、および `GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_REFCLK[0:5]n`。次のピンの接続ガイドラインを更新しました。`REFCLK_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_CH[B,T]p` および `REFCLK_GXB[L1,R4][C,D,E,F,G,H,I,J,K,L,M,N]_CH[B,T]n`。 `VCCIO3V` ピンの接続ガイドラインを更新しました。 `SDM_IO` ピンのPWRMGT_SCL、PWRMGT_SDA、およびPWRMGT_PWM0機能について、-Vデバイスの接続ガイドラインを更新しました。 `VCCRTPLL_GXE(L2, L3, R1, R2, R3)` ピンの接続ガイドラインを更新しました。未使用のピンをフローティングのままにするように、次のピンの接続ガイドラインを更新しました。`GXE(L8, R9)(A, B, C)_RX_CH[0:23]p` および `GXE(L8, R9)(A, B, C)_RX_CH[0:23]n`。次のピンの接続ガイドラインを更新しました。`REFCLK_GXE(L8,R9)(A,B,C)_CH[0:8]p` および `REFCLK_GXE(L8,R9)(A,B,C)_CH[0:8]n`。 `VCCL_HPS` ピンの接続ガイドラインを更新しました。インテル® Stratix® 10 GXのピン接続ガイドラインの注意事項の注12を更新しました。インテル® Stratix® 10デバイスの電源共有ガイドラインのセクションを更新し、パワーアップおよびパワーダウンのシーケンスの要件に関する参照を含めました。 NANDコンフィグレーション・スキームのサポートを削除しました。次の電源共有ガイドラインを追加しました。例4: インテル® Stratix® 10 SX (–2Lおよび –3X部品) 例6: インテル® Stratix® 10 SX (–2Lおよび –3X部品) 例8: インテル® Stratix® 10 MX (–2Lおよび –3X部品) 例10: インテル® Stratix® 10 MX (–2Lおよび –3X部品) 例12: インテル® Stratix® 10 TX (–2Lおよび –3X部品) 次の電源共有ガイドラインを追加しました。例3: インテル® Stratix® 10 SX (–1V、–2V、および –3V部品) 例5: インテル® Stratix® 10 SX (–1V、–2V、および –3V部品) 例7: インテル® Stratix® 10 MX (–1V、–2V、および –3V部品) 例9: インテル® Stratix® 10 MX (–1V、–2V、および –3V部品) 例11: インテル® Stratix® 10 TX (–1V、–2V、および –3V部品)

日付	バージョン	変更内容
2017年12月	2017.12 21	次のインテル® Stratix® 10 TXピンを追加しました。 `VCCH_GXE(L2, L3, R1, R2, R3)` `VCCRT_GXE(L2, L3, R1, R2, R3)` `VCCRTPLL_GXE(L2, L3, R1, R2, R3)` `VCCCLK_GXE(L2, L3, R1, R2, R3)` `GXE(L8, R9)(A, B, C)_RX_CH[0:23]p` `GXE(L8, R9)(A, B, C)_RX_CH[0:23]n` `GXE(L8, R9)(A, B, C)_TX_CH[0:23]p` `GXE(L8, R9)(A, B, C)_TX_CH[0:23]n` `REFCLK_GXE(L8,R9)(A,B,C)_CH[0:8]p` `REFCLK_GXE(L8,R9)(A,B,C)_CH[0:8]n` `IO_AUX_RREF(11, 12, 20, 21, 22)` 次のHPSセクションを追加しました。 HPS Oscillator Clock入力ピン HPS JTAGピン HPS GPIOピン HPS SDMMCピン HPS NANDピン HPS USBピン HPS EMACピン HPS I2C_EMACおよびMDIOピン HPS I2Cピン HPS SPIピン HPS UARTピン HPS Traceピンインテル® Stratix® 10 TXの電源共有ガイドライン (10Gbps < トランシーバー・データ・レート <= 57.8Gbps) を追加しました。次のピン名を更新しました。 `CLK_ESRAM_[0,1]p` `CLK_ESRAM_[0,1]n` `RREF_ESRAM_[0,1]` 次のピンの接続ガイドラインを更新しました。 `CLK_ESRAM_[0,1]p` `CLK_ESRAM_[0,1]n` `UIB_PLL_REF_CLK_[00,01]p` `UIB_PLL_REF_CLK_[00,01]n` 次のピンの接続ガイドラインを更新しました。`VREFP_ADC` および `VREFN_ADC`。次のピンの接続ガイドラインを更新しました。`TEMPDIODEp[0..6]` および `TEMPDIODEn[0..6]`。次のピンの接続ガイドラインを更新しました。`VCCLSENSE` および `GNDSENSE`。次のピンの接続ガイドラインを更新しました。`OSC_CLK_1`。次のピンの接続ガイドラインを更新しました。`VCCR_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N]` および `VCCT_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N]`。次のピン名を更新しました。`VCCM_WORD_(BL,TL)` および `VCCIO_UIB_(BL,TL)`。 `SDM_IO` ピンの説明を更新して、デバイスのパワーアップ時の抵抗の情報を含めました。次のピンのINIT_DONE機能のピンの説明を更新しました。`SDM_IO0`、`SDM_IO5`、および `SDM_IO16`。次のピンのPWRMGT_SCL機能のピンの説明を更新しました。`SDM_IO0` および `SDM_IO14`。次のピンのPWRMGT_SDA 機能のピンの説明を更新しました。`SDM_IO11`、`SDM_IO12`、および `SDM_IO16`。インテル® Stratix® 10 GXのピン接続ガイドラインの注意事項の注12を更新しました。 `VCCL_HPS`、`VCCPLL_HPS`、`VCCIO_HPS`、および `VCCPLLDIG_HPS` 電源レールの注意事項を次の電源共有ガイドラインに追加しました。インテル® Stratix® 10 SXの電源共有ガイドライン (トランシーバーのデータレート <= 15Gbps) インテル® Stratix® 10 SXの電源共有ガイドライン (15Gbps < トランシーバーのデータレート <= 28.3Gbps)
2017年7月	2017.07.14	次のピンを追加しました。`TEMPDIODEp[0..6]` および `TEMPDIODEn[0..6]`。
2017年6月	2017.06.16	次のピンにINIT_DONE機能を追加しました。`SDM_IO5` および `SDM_IO16`。 External Memory Interface Pin Information for Intel Stratix 10 Devicesへのリンクを追加しました。次のピンの接続ガイドラインを更新しました。`PLL_[2][A,B,C,F,G,H,I,J,K,L,M,N]_FB[0]`、 `PLL_[3][A,B,C,F,G,H,I,J,K,L]_FB[0]`、`PLL_[2][A,B,C,F,G,H,I,J,K,L,M,N]_FBp`、`PLL_[3][A,B,C,F,G,H,I,J,K,L]_FBp`、`PLL_[3][A,B,C,F,G,H,I,J,K,L]_FBn`、`PLL_[2][A,B,C,F,G,H,I,J,K,L,M,N]_CLKOUT[0:1]`、`PLL_[3][A,B,C,F,G,H,I,J,K,L]_CLKOUT[0:1]`、`PLL_[2][A,B,C,F,G,H,I,J,K,L,M,N]_CLKOUT[0:1]p`、`PLL_[3][A,B,C,F,G,H,I,J,K,L]_CLKOUT[0:1]p`、`PLL_[2][A,B,C,F,G,H,I,J,K,L,M,N]_CLKOUT[0:1]n`、および `PLL_[3][A,B,C,F,G,H,I,J,K,L]_CLKOUT[0:1]n`。 `OSC_CLK_1` ピンの説明と接続ガイドラインを更新しました。 `IO3V[0,1,2,3,4,5,6,7]_[10,12,20,22]` ピンの説明でサポートされているI/O規格を更新しました。次のピンの機能と接続ガイドラインを更新しました。`RZQ_[2] [A,B,C,F,G,H,I,J,K,L,M ,N]` および `RZQ_[3] [A,B,C,D,E,F,G,H,I,J,K ,L]`。 `VCCIO([2][A,B,C,F,L,M,N],[3][A,B,C,I,J,K,L])` ピンの接続ガイドラインを更新しました。 `VCCERAM` のピンの説明を更新しました。 `VCCFUSEWR_SDM` ピンの接続ガイドラインを更新しました。次のピンの接続ガイドラインを更新しました。`VCCR_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N]` および `VCCT_GXB[L1,R4] [C,D,E,F,G,H,I,J,K,L,M,N]`。 `SDM_IO5` ピンのCONF_DONE機能のピンの説明と接続ガイドラインを更新しました。次のピンにINIT_DONE機能を追加しました。`SDM_IO5` および `SDM_IO16`。 Stratix 10 GXおよびMXのピン接続ガイドラインの注意事項の注12を更新しました。 V_{CCL_HPS} およびV_{CCPLLDIG_HPS} 電源を0.94Vに更新しました。 `VCCL_HPS` ピンの接続ガイドラインを更新しました。 V_CC およびV_CCP 電源レールの注意事項を次の表で更新しました。 Stratix 10 GXの電源共有ガイドライン (トランシーバーのデータレート <= 15Gbps) Stratix 10 GXの電源共有ガイドライン (15Gbps < トランシーバーのデータレート <= 28.3Gbps) V_CC、V_CCP、V_{CCL_HPS}、およびV_{CCPLLDIG_HPS} 電源レールの注意事項を次の例で更新しました。 Stratix 10 SXの電源共有ガイドライン (トランシーバーのデータレート <= 15Gbps) Stratix 10 SXの電源共有ガイドライン (15Gbps < トランシーバー・データ・レート <= 28.3Gbps) Stratix 10 MXの電源共有ガイドライン (トランシーバーのデータレート <= 15Gbps) Stratix 10 MXの電源共有ガイドライン (15Gbps < トランシーバーのデータレート <= 28.3Gbps) 注1のV_{CCL_HPS} およびV_{CCPLLDIG_HPS} の電圧供給を次の図で更新しました。 Stratix 10 SXの電源共有ガイドラインの例 (トランシーバーのデータレート <= 15Gbps) Stratix 10 SXの電源共有ガイドラインの例 (15Gbps < トランシーバーのデータレート <= 28.3Gbps) Stratix 10 MXの電源共有ガイドラインの例 (トランシーバーのデータレート <= 15Gbps) Stratix 10 MXの電源共有ガイドラインの例 (15Gbps < トランシーバーのデータレート <= 28.3Gbps) VCCMの許容誤差を ±100mVに更新しました。 PowerPlayのテキストをツール名から削除しました。
2017年2月	2017.02.24	MXデバイスバリアントに次のピンを追加しました。 `VCCM[B,T]` `VCCIO_UIB_[B,T]` `ESRAM_PLL_REF_CLK_[0,1]p` `ESRAM_PLL_REF_CLK_[0,1]n` `UIB_PLL_REF_CLK_[00,01,10,11]p` `UIB_PLL_REF_CLK_[00,01,10,11]n` `ESRAM_RREF_[B,T]` `UIB_RREF_[00,01,10,11]` 次のMXデバイスの電源共有ガイドラインを追加しました。例5: Stratix 10 MXの電源共有ガイドライン (トランシーバーのデータレート <= 15Gbps) 例6: Stratix 10 MXの電源共有ガイドライン (15Gbps < トランシーバーのデータレート <= 28.3Gbps) `IO3V[0,1,2,3,4,5,6,7]_[10,12,20,22]` ピン名を更新しました。 `SDM_IO13` のピン接続ガイドラインを更新しました。次のピンのCONF_DONE機能のピンの説明を更新しました。`SDM_IO5` および `SDM_IO16`。 Stratix 10 GXおよびMXのピン接続ガイドラインの注意事項の注7を更新しました。 Stratix 10 GXのピン接続ガイドラインの注意事項の注6を更新しました。トランシーバーのデータレートを30Gbpsから28.3Gbpsに更新しました。
2016年10月	2016.10.31	初版