インテル® Stratix® 10デバイスファミリー・ピン接続ガイドライン

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ID 683028
日付 12/23/2020
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ドキュメント目次
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インテル® Stratix® 10デバイスファミリー・ピン接続ガイドライン
インテル® Stratix® 10デバイスファミリー・ピン接続ガイドライン x
インテル® Stratix® 10 コアピン インテル® Stratix® 10高帯域幅メモリー (HBM) ピン HタイルおよびLタイルピン インテル® Stratix® 10 Eタイルピン インテル® Stratix® 10 Pタイルピン インテル® Stratix® 10ハード・プロセッサー・システム (HPS) ピン インテル® Stratix® 10デバイスの電源共有ガイドライン インテル® Stratix® 10デバイスファミリー・ピン接続ガイドラインの改訂履歴
インテル® Stratix® 10 コアピン x
クロックおよびPLLピン 専用コンフィグレーション/JTAGピン オプション/兼用コンフィグレーション・ピン 3V互換I/Oピン 3.3V I/Oピン 差動I/Oピン 外部メモリー・インターフェイス・ピン 電圧センサーピン 温度センサーピン リファレンス・ピン 接続しないピンおよび使用禁止 (DNU) ピン 電源供給ピン セキュア・デバイス・マネージャー (SDM) ピン セキュア・デバイス・マネージャー (SDM) のオプションの信号ピン インテル® Stratix® 10コアピンの注意事項
インテル® Stratix® 10高帯域幅メモリー (HBM) ピン x
UIBおよびeSRAMピン インテル® Stratix® 10 HBM電源供給ピン インテル® Stratix® 10 HBMピンの注意事項
HタイルおよびLタイルピン x
HタイルおよびLタイルピン
インテル® Stratix® 10 Eタイルピン x
インテル® Stratix® 10 Eタイルピン インテル® Stratix® 10 Eタイルピンの注意事項
インテル® Stratix® 10 Pタイルピン x
インテル® Stratix® 10 Pタイル電源供給ピン インテル® Stratix® 10 Pタイル・トランシーバー・ピン
インテル® Stratix® 10ハード・プロセッサー・システム (HPS) ピン x
HPS供給ピン HPSオシレーター・クロック入力ピン HPS JTAGピン HPS GPIOピン HPS SDMMCピン HPS NANDピン HPS USBピン HPS EMACピン HPS I2C_EMACおよびMDIOピン HPS I2Cピン HPS SPIピン HPS UARTピン HPS Traceピン インテル® Stratix® 10 HPSピンの注意事項
インテル® Stratix® 10デバイスの電源共有ガイドライン x
例1: インテル® Stratix® 10 GX 例2: インテル® Stratix® 10 GX 例3: インテル® Stratix® 10 GX (HF35パッケージのみ) 例4: インテル® Stratix® 10 GX (HF35パッケージのみ) 例5: インテル® Stratix® 10 SX (–1V、–2V、および –3V部品) 例6: インテル® Stratix® 10 SX (–2Lおよび –3X部品) 例7: インテル® Stratix® 10 SX (–1V、–2V、および –3V部品) 例8: インテル® Stratix® 10 SX (–2Lおよび –3X部品) 例9: インテル® Stratix® 10 SX (–1V、–2V、および –3V部品) (HF35パッケージのみ) 例10: インテル® Stratix® 10 SX (–2Lおよび –3X部品) (HF35パッケージのみ) 例11: インテル® Stratix® 10 SX (–1V、–2V、および –3V部品) (HF35パッケージのみ) 例12: インテル® Stratix® 10 SX (–2Lおよび –3X部品) (HF35パッケージのみ) 例13: インテル® Stratix® 10 MX (–1V、–2V、および –3V部品) 例14: インテル® Stratix® 10 MX (–1V、–2V、および –3V部品) 例15: インテル® Stratix® 10 MX (Eタイル) 例16: インテル® Stratix® 10 TX (–1V、–2V、および –3V部品) 例17: インテル® Stratix® 10 TX (–2Lおよび –3X部品) 例18: インテル® Stratix® 10 DX (–1V、–2V、および –3V部品) 例19: インテル® Stratix® 10 GX 10M 例20: インテル® Stratix® 10 GX 10M
インテル® Stratix® 10デバイスファミリー・ピン接続ガイドライン

HPS NANDピン

注: インテルでは、 インテル® Quartus® Primeデザインを作成し、デバイスのI/Oアサインメントを入力し、デザインをコンパイルすることをお勧めしています。 インテル® Quartus® Prime開発ソフトウェアでは、I/Oアサインメントと配置のルールに従ってピン接続をチェックします。そのルールはデバイスごとに異なり、デバイスの集積度、パッケージ、I/Oアサインメント、電圧アサインメントのほか、本文書またはデバイス・ハンドブックに完全には記載されていない要因に基づきます。
表 27.  HPS NANDピン
HPSピン機能 ピンの説明と接続ガイドライン ピンの種類 有効なアサインメント (いずれか1つのグループから選択)
グループ1 グループ2
NAND_ADQ0 NAND Data Bit 0 I/O HPS_IOA_1 HPS_IOB_1
NAND_ADQ1 NAND Data Bit 1 I/O HPS_IOA_2 HPS_IOB_2
NAND_WE_N

NAND Write Enable

インテル® Stratix® 10 HPSピンの注意事項の注11を参照してください。

出力 HPS_IOA_3 HPS_IOB_3
NAND_RE_N

NAND Read Enable

インテル® Stratix® 10 HPSピンの注意事項の注11を参照してください。

出力 HPS_IOA_4 HPS_IOB_4
NAND_WP_N NAND Write Protect 出力 HPS_IOA_5 HPS_IOB_5
NAND_ADQ2 NAND Data Bit 2 I/O HPS_IOA_6 HPS_IOB_6
NAND_ADQ3 NAND Data Bit 3 I/O HPS_IOA_7 HPS_IOB_7
NAND_CLE NAND Command Latch Enable 出力 HPS_IOA_8 HPS_IOB_8
NAND_ADQ4 NAND Data Bit 4 I/O HPS_IOA_9 HPS_IOB_9
NAND_ADQ5 NAND Data Bit 5 I/O HPS_IOA_10 HPS_IOB_10
NAND_ADQ6 NAND Data Bit 6 I/O HPS_IOA_11 HPS_IOB_11
NAND_ADQ7 NAND Data Bit 7 I/O HPS_IOA_12 HPS_IOB_12
NAND_ALE NAND Address Latch Enable 出力 HPS_IOA_13 HPS_IOB_13
NAND_RB

NAND Ready/Busy

このピンは、プルアップ抵抗を介してVCCIO_HPSに接続します。プルアップ抵抗値の詳細については、NANDフラッシュの仕様を参照してください。

 入力 HPS_IOA_14 HPS_IOB_14
NAND_CE_N

NAND Chip Enable

インテル® Stratix® 10 HPSピンの注意事項の注11を参照してください。

出力 HPS_IOA_15 HPS_IOB_15
NAND_ADQ8 NAND Data Bit 8 I/O HPS_IOA_17 HPS_IOB_17
NAND_ADQ9 NAND Data Bit 9 I/O HPS_IOA_18 HPS_IOB_18
NAND_ADQ10 NAND Data Bit 10 I/O HPS_IOA_19 HPS_IOB_19
NAND_ADQ11 NAND Data Bit 11 I/O HPS_IOA_20 HPS_IOB_20
NAND_ADQ12 NAND Data Bit 12 I/O HPS_IOA_21 HPS_IOB_21
NAND_ADQ13 NAND Data Bit 13 I/O HPS_IOA_22 HPS_IOB_22
NAND_ADQ14 NAND Data Bit 14 I/O HPS_IOA_23 HPS_IOB_23
NAND_ADQ15 NAND Data Bit 15 I/O HPS_IOA_24 HPS_IOB_24
レベル 2 の表題