AN 778: インテル® Stratix® 10 Lタイル/ Hタイル・トランシーバーの使用

ダウンロード PDF
ID 683086
日付 4/21/2020
Public
ドキュメント目次
ドキュメント目次 x
1. トランシーバーのレイアウト 2. タイル・アーキテクチャーの制約 3. PCIeのガイドライン 4. AN 778: インテル® Stratix® 10 Lタイル/Hタイル・トランシーバー・ユーザーガイドの改訂履歴
1. トランシーバーのレイアウト x
1.1. LタイルおよびHタイルの概要
1.1. LタイルおよびHタイルの概要 x
1.1.1. PLL 1.1.2. トランスミッター・クロック・ネットワーク 1.1.3. GXTクロック・ネットワーク 1.1.4. キャリブレーション
1.1.1. PLL x
1.1.1.1. ATX PLL 1.1.1.2. fPLL 1.1.1.3. CMU PLL
1.1.2. トランスミッター・クロック・ネットワーク x
1.1.2.1. 結合トランシーバー・チャネル: VCCR_GXBおよびVCCT_GXBのガイドライン
2. タイル・アーキテクチャーの制約 x
2.1. トランシーバー・チャネルの配置 2.2. サポートされていないダイナミック・リコンフィグレーションの機能 2.3. インテル Stratix 10 Lタイル・トランシーバーからHタイル・トランシーバーへのマイグレーション 2.4. 温度に関するガイドライン
2.1. トランシーバー・チャネルの配置 x
2.1.1. GXチャネルとGXTチャネルの可能な組み合わせ 2.1.2. GXチャネル 2.1.3. GXTチャネル 2.1.4. LタイルおよびHタイル用リファレンス・クロックのガイドライン 2.1.5. PLLの配置
2.1.1. GXチャネルとGXTチャネルの可能な組み合わせ x
2.1.1.1. HタイルでのGXチャネルとGXTチャネルの可能な組み合わせ 2.1.1.2. LタイルでのGXチャネルとGXTチャネルの可能な組み合わせ
2.1.2. GXチャネル x
2.1.2.1. 非結合GXチャネル 2.1.2.2. 結合GXチャネル
2.1.5. PLLの配置 x
2.1.5.1. ATX PLLとfPLLの間隔要件 2.1.5.2. GXTチャネル駆動時のATX PLL使用モデル 2.1.5.3. シンプレックス・チャネルのマージ 2.1.5.4. PCIe* 使用時のTX PLLの制約
3. PCIeのガイドライン x
3.1. PCIeハードIP 3.2. PCIe Express用PHYインターフェイス (PIPE)
3.1. PCIeハードIP x
3.1.1. PCIeハードIPのチャネル配置 3.1.2. PCIeハードIPのPLL配置
3.2. PCIe Express用PHYインターフェイス (PIPE) x
3.2.1. PIPEのチャネル配置 3.2.2. PIPEのPLL配置
1. トランシーバーのレイアウト
2. タイル・アーキテクチャーの制約
3. PCIeのガイドライン
4. AN 778: インテル® Stratix® 10 Lタイル/Hタイル・トランシーバー・ユーザーガイドの改訂履歴

2.1.5.2. GXTチャネル駆動時のATX PLL使用モデル

  • ATX PLL IPのコンフィグレーションが「Main ATX PLL」(Local ATX PLL出力) として行われている場合、ATX PLL Master Clock Generation Block (MCGB) は使用できません。
  • ATX PLL IPのコンフィグレーションが「Adjacent ATX PLL」(ATX PLL下部/上部からの入力選択) として行われている場合、3パック内のMCGBは使用できません。
    • Main ATX PLLまたはAdjacent ATX PLLとしての同じ3パックでは、fPLLをコンフィグレーションして、x1クロックラインを駆動することができます。
図 29. ATX PLL GXおよびMCGBの制限
関連情報
レベル 2 の表題