AN 778: インテル® Stratix® 10 Lタイル/ Hタイル・トランシーバーの使用

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ID 683086
日付 4/21/2020
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ドキュメント目次
ドキュメント目次 x
1. トランシーバーのレイアウト 2. タイル・アーキテクチャーの制約 3. PCIeのガイドライン 4. AN 778: インテル® Stratix® 10 Lタイル/Hタイル・トランシーバー・ユーザーガイドの改訂履歴
1. トランシーバーのレイアウト x
1.1. LタイルおよびHタイルの概要
1.1. LタイルおよびHタイルの概要 x
1.1.1. PLL 1.1.2. トランスミッター・クロック・ネットワーク 1.1.3. GXTクロック・ネットワーク 1.1.4. キャリブレーション
1.1.1. PLL x
1.1.1.1. ATX PLL 1.1.1.2. fPLL 1.1.1.3. CMU PLL
1.1.2. トランスミッター・クロック・ネットワーク x
1.1.2.1. 結合トランシーバー・チャネル: VCCR_GXBおよびVCCT_GXBのガイドライン
2. タイル・アーキテクチャーの制約 x
2.1. トランシーバー・チャネルの配置 2.2. サポートされていないダイナミック・リコンフィグレーションの機能 2.3. インテル Stratix 10 Lタイル・トランシーバーからHタイル・トランシーバーへのマイグレーション 2.4. 温度に関するガイドライン
2.1. トランシーバー・チャネルの配置 x
2.1.1. GXチャネルとGXTチャネルの可能な組み合わせ 2.1.2. GXチャネル 2.1.3. GXTチャネル 2.1.4. LタイルおよびHタイル用リファレンス・クロックのガイドライン 2.1.5. PLLの配置
2.1.1. GXチャネルとGXTチャネルの可能な組み合わせ x
2.1.1.1. HタイルでのGXチャネルとGXTチャネルの可能な組み合わせ 2.1.1.2. LタイルでのGXチャネルとGXTチャネルの可能な組み合わせ
2.1.2. GXチャネル x
2.1.2.1. 非結合GXチャネル 2.1.2.2. 結合GXチャネル
2.1.5. PLLの配置 x
2.1.5.1. ATX PLLとfPLLの間隔要件 2.1.5.2. GXTチャネル駆動時のATX PLL使用モデル 2.1.5.3. シンプレックス・チャネルのマージ 2.1.5.4. PCIe* 使用時のTX PLLの制約
3. PCIeのガイドライン x
3.1. PCIeハードIP 3.2. PCIe Express用PHYインターフェイス (PIPE)
3.1. PCIeハードIP x
3.1.1. PCIeハードIPのチャネル配置 3.1.2. PCIeハードIPのPLL配置
3.2. PCIe Express用PHYインターフェイス (PIPE) x
3.2.1. PIPEのチャネル配置 3.2.2. PIPEのPLL配置
1. トランシーバーのレイアウト
2. タイル・アーキテクチャーの制約
3. PCIeのガイドライン
4. AN 778: インテル® Stratix® 10 Lタイル/Hタイル・トランシーバー・ユーザーガイドの改訂履歴

1.1.1. PLL

各 インテル® Stratix® 10 LタイルおよびHタイル・トランシーバー・バンクには、次のTX Phase Locked Loop (PLL) が含まれています。

  • Advanced Transmit (ATX) PLL: 2個
  • Fractional PLL (fPLL): 2個
  • Clock Multiplier Unit (CMU) PLL: 2個 (位置は各バンクのチャネル1とチャネル4です)
表 1.  Stratix 10 LタイルおよびHタイルデバイスのトランスミッターPLL
PLLタイプ 特性
ATX PLL
  • 最良のジッター・パフォーマンス
  • LCタンクベースの電圧制御オシレーター (VCO)
  • フラクショナル合成モードをサポート (カスケード・モードでのみ)
  • 結合および非結合チャネル・コンフィグレーションで使用
Fractional PLL (fPLL)
  • リング・オシレーター・ベースのVCO
  • フラクショナル合成モードをサポート
  • 結合および非結合チャネル・コンフィグレーションで使用
Clock Multiplier Unit (CMU) PLLまたはChannel PLL 1
  • リング・オシレーター・ベースのVCO
  • 追加クロックソースとして非結合アプリケーションで使用

タイルあたりのTX PLLの総数は次のとおりです。

  • ATX PLL: 8個 (1バンクあたりATX PLL 2個 * 1タイルあたり4バンク)
  • fPLL: 8個 (1バンクあたりfPLL 2個 * 1タイルあたり4バンク)
  • CMU PLL: 8個 (1バンクあたりCMU PLL 2個 * 1タイルあたり4バンク)
図 2.  インテル® Stratix® 10 LタイルおよびHタイルの2つのバンク内のStratix 10 PLLおよびクロック・ネットワークATX PLL、fPLL、およびCMU PLLでは、x1クロック・ネットワークを駆動して、非結合トランシーバーをサポートします。ATX PLLおよびfPLLでは、x6クロック・ネットワークを駆動して、バンク内の結合トランシーバーをサポートします。x6クロック・ネットワークでは、隣接するバンクのx24クロック・ネットワークを駆動して、ATX PLLおよびfPLLによる最大24の結合トランシーバー・チャネルのサポートが可能になります。x1、x6、およびx24クロック・ネットワークについては、「トランシーバー・クロック・ネットワーク」 のセクションで説明しています。
注: CGBについて詳しくは、 インテル® Stratix® 10 LタイルおよびHタイル・トランシーバーPHYユーザーガイド の「PLLおよびクロック・ネットワーク」の章を参照してください。

セクションの内容
ATX PLL
fPLL
CMU PLL

関連情報
1 CMU PLLまたはチャネル1とチャネル4のChannel PLLは、トランスミッターPLLまたはクロック・データ・リカバリー (CDR) ブロックとして使用できます。他のすべてのチャネル (0、2、3、および5) のChannel PLLの使用は、CDRとしてのみ可能です。
レベル 2 の表題